分享DDRx关键技术
我们通过这篇文章来给大家分享ddrx关键技术，希望能解答一些朋友的疑问。
一、差分时钟技术
差分时钟是ddr的一个重要且必要的设计，但大家对ck#（ckn）的作用认识很少，很多人理解为第二个触发时钟，其实它的真实作用是起到触发时钟校准的作用。
由于数据是在ck的上下沿触发，造成传输周期缩短了一半，因此必须要保证传输周期的稳定以确保数据的正确传输，这就要求ck的上下沿间距要有精确的控制。但因为温度、电阻性能的改变等原因，ck上下沿间距可能发生变化，此时与其反相的ck#（ckn）就起到纠正的作用（ck上升快下降慢，ck#则是上升慢下降快），如下图一所示。
图一 差分时钟示意图
二、数据选取脉冲（dqs）
就像时钟信号一样，dqs也是ddr中的重要功能，它的功能主要用来在一个时钟周期内准确的区分出每个传输周期，并便于接收方准确接收数据。每一颗8bit dram芯片都有一个dqs信号线，它是双向的，在写入时它用来传送由主控芯片发来的dqs信号，读取时，则由dram芯片生成dqs向主控发送。完全可以说，它就是数据的同步信号。
在读取时，dqs与数据信号同时生成（也是在ck与ck#的交叉点）。而ddr内存中的cl也就是从cas发出到dqs生成的间隔，数据真正出现在数据i/o总线上相对于dqs触发的时间间隔被称为tac。实际上，dqs生成时，芯片内部的预取已经完毕了，由于预取的原因，实际的数据传出可能会提前于dqs发生（数据提前于dqs传出）。由于是并行传输，ddr内存对tac也有一定的要求，对于ddr266，tac的允许范围是±0.75ns，对于ddr333，则是±0.7ns，其中cl里包含了一段dqs的导入期。
dqs 在读取时与数据同步传输，那么接收时也是以dqs的上下沿为准吗？不，如果以dqs的上下沿区分数据周期的危险很大。由于芯片有预取的操作，所以输出时的同步很难控制，只能限制在一定的时间范围内，数据在各i/o端口的出现时间可能有快有慢，会与dqs有一定的间隔，这也就是为什么要有一个tac规定的原因。
而在接收方，一切必须保证同步接收，不能有tac之类的偏差。这样在写入时，dram芯片不再自己生成dqs，而以发送方传来的dqs为基准，并相应延后一定的时间，在dqs的中部为数据周期的选取分割点（在读取时分割点就是上下沿），从这里分隔开两个传输周期。这样做的好处是，由于各数据信号都会有一个逻辑电平保持周期，即使发送时不同步，在dqs上下沿时都处于保持周期中，此时数据接收触发的准确性无疑是最高的，如下图二所示。
图二 数据时序
三、数据掩码技术（dqm）
不是ddr所特有的，但对于ddr来说也是比较重要的技术，所以一并介绍下。
为了屏蔽不需要的数据，人们采用了数据掩码（data i/o mask，简称dqm）技术。通过dqm，内存可以控制i/o端口取消哪些输出或输入的数据。这里需要强调的是，在读取时，被屏蔽的数据仍然会从存储体传出，只是在“掩码逻辑单元”处被屏蔽。
dqm由主控芯片控制，为了精确屏蔽一个p-bank位宽中的每个字节，每个64bit位宽的数据中有8个dqm信号线，每个信号针对一个字节。这样，对于4bit位宽芯片，两个芯片共用一个dqm 信号线，对于8bit位宽芯片，一个芯片占用一个dqm信号，而对于16bit位宽芯片，则需要两个dqm引脚。sdram 官方规定，在读取时dqm发出两个时钟周期后生效，而在写入时，dqm与写入命令一样是立即生效，如下图三和四分别显示读取和写入时突发周期的第二笔数据被取消。
图三 读取时数据掩码操作
图四 写入时数据掩码操作
所以dqm信号的作用就是对于突发写入，如果其中有不想存入的数据，就可以运用dqm信号进行屏蔽。dqm信号和数据信号同时发出，接收方在dqs的上升与下降沿来判断dqm的状态，如果dqm为高电平，那么之前从dqs中部选取的数据就被屏蔽了。
有人可能会觉得，dqm是输入信号，意味着dram芯片不能发出dqm信号给主控芯片作为屏蔽读取数据的参考。其实，该读哪个数据也是由主控芯片决定的，所以dram芯片也无需参与主控芯片的工作，哪个数据是有用的就留给主控芯片自己去选择。
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由于数据是在ck的上下沿触发，造成传输周期缩短了一半，因此必须要保证传输周期的稳定以确保数据的正确传输，这就要求ck的上下沿间距要有精确的控制。但因为温度、电阻性能的改变等原因，ck上下沿间距可能发生变化，此时与其反相的ck#（ckn）就起到纠正的作用（ck上升快下降慢，ck#则是上升慢下降快），如下图一所示。
图一 差分时钟示意图
二、数据选取脉冲（dqs）
就像时钟信号一样，dqs也是ddr中的重要功能，它的功能主要用来在一个时钟周期内准确的区分出每个传输周期，并便于接收方准确接收数据。每一颗8bit dram芯片都有一个dqs信号线，它是双向的，在写入时它用来传送由主控芯片发来的dqs信号，读取时，则由dram芯片生成dqs向主控发送。完全可以说，它就是数据的同步信号。
在读取时，dqs与数据信号同时生成（也是在ck与ck#的交叉点）。而ddr内存中的cl也就是从cas发出到dqs生成的间隔，数据真正出现在数据i/o总线上相对于dqs触发的时间间隔被称为tac。实际上，dqs生成时，芯片内部的预取已经完毕了，由于预取的原因，实际的数据传出可能会提前于dqs发生（数据提前于dqs传出）。由于是并行传输，ddr内存对tac也有一定的要求，对于ddr266，tac的允许范围是±0.75ns，对于ddr333，则是±0.7ns，其中cl里包含了一段dqs的导入期。
dqs 在读取时与数据同步传输，那么接收时也是以dqs的上下沿为准吗？不，如果以dqs的上下沿区分数据周期的危险很大。由于芯片有预取的操作，所以输出时的同步很难控制，只能限制在一定的时间范围内，数据在各i/o端口的出现时间可能有快有慢，会与dqs有一定的间隔，这也就是为什么要有一个tac规定的原因。
而在接收方，一切必须保证同步接收，不能有tac之类的偏差。这样在写入时，dram芯片不再自己生成dqs，而以发送方传来的dqs为基准，并相应延后一定的时间，在dqs的中部为数据周期的选取分割点（在读取时分割点就是上下沿），从这里分隔开两个传输周期。这样做的好处是，由于各数据信号都会有一个逻辑电平保持周期，即使发送时不同步，在dqs上下沿时都处于保持周期中，此时数据接收触发的准确性无疑是最高的，如下图二所示。
图二 数据时序
三、数据掩码技术（dqm）
不是ddr所特有的，但对于ddr来说也是比较重要的技术，所以一并介绍下。
为了屏蔽不需要的数据，人们采用了数据掩码（data i/o mask，简称dqm）技术。通过dqm，内存可以控制i/o端口取消哪些输出或输入的数据。这里需要强调的是，在读取时，被屏蔽的数据仍然会从存储体传出，只是在“掩码逻辑单元”处被屏蔽。
dqm由主控芯片控制，为了精确屏蔽一个p-bank位宽中的每个字节，每个64bit位宽的数据中有8个dqm信号线，每个信号针对一个字节。这样，对于4bit位宽芯片，两个芯片共用一个dqm 信号线，对于8bit位宽芯片，一个芯片占用一个dqm信号，而对于16bit位宽芯片，则需要两个dqm引脚。sdram 官方规定，在读取时dqm发出两个时钟周期后生效，而在写入时，dqm与写入命令一样是立即生效，如下图三和四分别显示读取和写入时突发周期的第二笔数据被取消。
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所以dqm信号的作用就是对于突发写入，如果其中有不想存入的数据，就可以运用dqm信号进行屏蔽。dqm信号和数据信号同时发出，接收方在dqs的上升与下降沿来判断dqm的状态，如果dqm为高电平，那么之前从dqs中部选取的数据就被屏蔽了。
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