高速PCB中偏移源的分析与解决方法
当我第一次学习数字电子学时，电子学中的眼图是一个谜。这个简单的图表如何告诉您如何关注一个设备的性能？直到我开始设计自己的系统，直到我开始意识到眼图的重要性。
高速数字设备中的信号同步依赖于来自数字ic的精确切换测量。有许多因素会影响信号切换时间，而错误的估算会增加设备的误码率。在没有冗余的设备中，较高的误码率可能会使pcb停止运行。
信号上升/下降时间和偏斜
数字ic有一些输出电容和特性阻抗，在开关状态之间切换时产生延迟。信号的上升和下降时间通常近似为线性，但实际的上升和下降时间是指数的，类似于在简单的rc串联电路中测量的值。
这种线性近似适用于较低的开关速度，其中开关周期比与上升/下降时间相关的等效时间常数长得多。线性近似倾向于低估切换时间。另一个近似值是将开关速度设置为在导通状态的低端和关闭状态的高端之间转换所需的时间。
不幸的是，这两种近似都可能低估了适当的上升/数字信号的下降时间。这在选择合适的开关速度和同步信号网时会产生问题。
信号切换的效果和它产生的偏斜是双重的。首先，它导致通过连续ic传输的信号的到达时间误差。不同的ic可以产生略微不同的输出脉冲形状，并且输出脉冲可以根据精确的数字脉冲流而改变。这会在信号之间产生不同的参考时间，这会在设计器同步高速电路时产生问题。
其次，切换期间的指数上升和下降时间会导致输出电压落在噪声中保证金或未定义的区域。如果尝试以与有效rc时间常数类似的数据速率驱动pcb，则会增加误码率。
smd集成电路
在数据速率高于~100 mbps时，应通过在pcb中使用转发或嵌入式时钟来降低偏差。在大多数高速设计中，信号以差分对路由，以减少串扰。这需要在差分信号网中的迹线对的正腿和负腿之间进行精确的偏斜补偿。在信号衰减成为主要问题之前，gbps数据速率或更高的数据速率可能只允许几皮秒的偏斜。
电路板基板和寄生电容的影响
通过考虑浮在真空中的导电迹线，简单模拟可以考虑数字信号的偏差。更好的模拟将考虑衬底的存在，这会在相邻导体之间产生寄生电容。该寄生电容可以被视为并联电容器，这增加了给定迹线的总电容。这会增加有效rc时间常数并加剧偏斜。
随着互连密度的增加，寄生电容仅会进一步增加。这些电路在迹线之间具有更紧密的间隔，导致更高的寄生电容。需要适当调整走线宽度，以确保在设计过程中迹线可以适当地阻抗匹配。
在多层pcb中，pcb基板中的环氧树脂和玻璃编织也会对歪斜产生影响。由于pcb制造限制，编织图案几乎不会与每条迹线对齐。相反，编织和轨迹将在它们之间以一定角度排列，并且该角度将通过产生相位延迟来影响偏斜。编织图案和迹线之间的横向偏移也会影响偏斜。
在时域中，这会影响给定迹线中信号的传播延迟。在这些情况下的偏斜通常以ps/英寸为单位量化。较长的迹线将累积较大的偏斜，并且对于中等长度的迹线，该偏斜可以达到几皮秒。这极大地增加了以gbps运行的设备中信号劣化的可能性。高速层压板通常用于补偿多层pcb中的这些信号劣化问题。
不匹配的迹线在pcb上
由于长度或传播延迟不匹配导致的时序偏移通常由曲折迹线补偿。具有不匹配的迹线长度的信号网可以使所有迹线长度与网络中的最长迹线匹配。曲线需要添加到较短的迹线中以增加其长度。
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不幸的是，这两种近似都可能低估了适当的上升/数字信号的下降时间。这在选择合适的开关速度和同步信号网时会产生问题。
信号切换的效果和它产生的偏斜是双重的。首先，它导致通过连续ic传输的信号的到达时间误差。不同的ic可以产生略微不同的输出脉冲形状，并且输出脉冲可以根据精确的数字脉冲流而改变。这会在信号之间产生不同的参考时间，这会在设计器同步高速电路时产生问题。
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随着互连密度的增加，寄生电容仅会进一步增加。这些电路在迹线之间具有更紧密的间隔，导致更高的寄生电容。需要适当调整走线宽度，以确保在设计过程中迹线可以适当地阻抗匹配。
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在时域中，这会影响给定迹线中信号的传播延迟。在这些情况下的偏斜通常以ps/英寸为单位量化。较长的迹线将累积较大的偏斜，并且对于中等长度的迹线，该偏斜可以达到几皮秒。这极大地增加了以gbps运行的设备中信号劣化的可能性。高速层压板通常用于补偿多层pcb中的这些信号劣化问题。
不匹配的迹线在pcb上
由于长度或传播延迟不匹配导致的时序偏移通常由曲折迹线补偿。具有不匹配的迹线长度的信号网可以使所有迹线长度与网络中的最长迹线匹配。曲线需要添加到较短的迹线中以增加其长度。
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