应用笔记 | STM32U575/585 MCU 硬件开发入门
1、引言
本应用笔记为系统开发者概述了开发板特性的硬件实现。开发板特性为供电电源、时钟管理、复位控制、自举模式设置和调试管理。
本文档详细介绍了如何使用 stm32u575xx 和 stm32u585xx 微控制器（也称为stm32u575/585）。其中介绍了使用这些 mcu开发应用程序所需的最少硬件资源。
本文还包括了详细的参考设计原理图，说明了其主元件、接口和模式。本文档适用于基于 arm®的 stm32u575/585 微控制器。
2、电源管理
2.1 电源
stm32u575/585 器件要求 1.71 至 3.6 v 的工作电压电源（vdd）。
下面列出的独立电源可用于特定外设：
• vdd = 1.71 v 至 3.6 v
vdd 是为 i/o、内部稳压器和系统模拟信号（如复位、电源管理和内部时钟）供电的外部电源。vdd 通过vdd 引脚从外部提供。
• vdda = 1.58 v (comps) / 1.6 v (dacs/opamps) / 1.62 v (adcs) / 1.8 v (vrefbuf) 至 3.6 v
vdda 是为 a/d 转换器、d/a 转换器、电压参考缓冲器、运算放大器和比较器供电的外部模拟电源。vdda 电压电平独立于 vdd 电压。不使用这些外设时，vdda 引脚必须优先连接至 vdd 电压电源。
提示 如果 vdda 引脚保持为高阻抗或连接至 vss，则可施加到 i/o（具有_a i/o 结构）上的最大输入电压将降低（参见器件数据手册以了解更多详细信息）。
• vddsmps = 1.71 v 至 3.6 v
vddsmps 是为 smps 降压转换器供电的外部电源。它通过 vddsmps 引脚从外部提供，且必须连接到与vdd 引脚相同的电源。
• vlxsmps
vlxsmps 引脚是开关 smps 降压转换器输出。
• vdd11
vdd11 是通过内部 smps 降压转换器 vlxsmps 引脚提供的数字内核电源。仅出现在具有内部 smps 的封装上的两个 vdd11 引脚连接至总量为 4.7 µf（典型值）的外部电容。此外，每个 vdd11 引脚需要一个 100 nf陶瓷电容。
• vcap
vcap 是来自内部 ldo 稳压器的数字内核电源。vcap 引脚（一个或两个）仅出现在只具有 ldo（无smps）的封装上，需要连接至总量为 4.7 μf（典型值）的外部电容。此外，每个 vcap 引脚需要一个 100nf 陶瓷电容。
提示 – 如果有两个 vcap 引脚（ufbga169 封装），则每个引脚必须连接至 2.2 µf 电容（总量约为 4.4 µf）（最大 4.7 µf）。每个 vcap 还需要一个 100 nf 陶瓷电容。
– smps 电源引脚（vlxsmps、vdd11、vddsmps、vsssmps）仅在具有 smps 的封装上可用。在此类封装中，stm32u575/585 器件并联嵌入了两个稳压器（一个 ldo 和一个 smps），以便为数字外设提供vcore 电源。vdd11 引脚上需要总 4.7 μf 的外部电容和 2.2 µh 线圈。此外，每个 vdd11 引脚需要一个100 nf 陶瓷电容。
– flash 由 vcore 和 vdd 供电。
• vddusb = 3.0 v 至 3.6 v
vddusb 为外部独立电源，为 usb 收发器供电。vddusb 电压电平独立于 vdd 电压。不使用 usb 时，vddusb 引脚必须优先连接至 vdd 电压电源。
提示 如果 vddusb 引脚保持为高阻抗或连接至 vss，则可施加到 i/o（具有_u i/o 结构）上的最大输入电压将降低（参见器件数据手册以了解更多详细信息）。
• vddio2 = 1.08 v 至 3.6 v
vddio2 是为 14 个 i/o (port g[15:2])供电的外部电源。vddio2 电压级别与 vdd 电压无关，不使用 pg[15:2]时，最好连接到 vdd。
提示 在小封装上，vdda、vddio2 或 vddusb 独立电源可能不作为专用引脚出现，且内部连接至 vdd 引脚。如果产品上不支持某功能，则该功能也不会出现。
• vbat = 1.65 v 至 3.6 v（保证功能降至 vbor_vbat 最小值，参见产品数据手册）
当 vdd 掉电时（通过电源开关），vbat 为 rtc、tamp、外部时钟 32 khz 振荡器、备份寄存器和可选备份sram 提供电源。
• vref- 和 vref+
vref+ 为 adc 和 dac 的输入参考电压。使能时，它还是内部电压参考缓冲器（vrefbuf）的输出。当adc 和 dac 不使能时，vref+引脚可接地。
内部电压参考缓冲器支持四个输出电压，可利用 vrefbuf_csr 寄存器中的 vrs[2:0]字段进行配置：
– vref+大约为 1.5 v。这要求 vdda ≥ 1.8 v。
– vref+大约为 1.8 v。这要求 vdda ≥ 2.1 v。
– vref+大约为 2.048 v。这要求 vdda ≥ 2.4 v。
– vref+大约为 2.5 v。这要求 vdda ≥ 2.8 v。
vref- 和 vref+ 引脚并非在所有封装上可用。当不可用时，它们分别与 vssa 和 vdda 引脚绑定。
当 vref+引脚与 vdda 在一个封装中互相绑定时，内部 vrefbuf 不可用且必须禁用。
vref- 必须始终等于 vssa。
下图显示了 stm32u575/585 器件电源概述，具体取决于 smps 存在性。
在无 smps 的器件中，i/o 和系统模拟外设（如 pll 和复位模块）由 dd 电源供电。为数字外设和存储器供电的vcore 电源由 ldo 生成。
提示 如果选定的封装具有 smps 降压转换器选项，但 smps 不被应用程序使用（而是使用嵌入式 ldo），则建议设置 smps 电源引脚，如下所示：
• 将 vddsmps 和 vlxsmps 连接至 vss
• 将 vdd11 引脚通过两个(2.2 µf + 100 nf)电容连接至 vss（如在正常模式下）
2.1.1 独立模拟外设电源
为了提高 adc 和 dac 转换精度、扩展供电的灵活性，模拟外设配有独立电源，可以单独滤波并屏蔽 pcb 上的噪声。
模拟外设的电压电源输入在单独的 vdda 引脚上可用。vssa 引脚提供了独立的电源接地连接。
vdda 电源电压可与 vdd 不同。复位后，由 vdda 供电的模拟外设是逻辑隔离且电隔离的，因而不可用。当 vdda电源存在时，使用这些外设前，必须通过设置 pwr_svmcr 寄存器中的 asv 位，解除此隔离。
vdda 电源可由模拟电压监测(avm)监控，并与两个阈值（avm1 为 1.6 v，而 avm2 为 1.8 v）进行比较。有关更多详细信息，请参见器件数据手册和参考手册的“外设电压监测(pvm)”部分。
当使用单供电时，vdda 引脚可外部连接至同一 vdd 电源，为得到无噪声的 vdd 参考电压，需通过外部滤波电路。
adc 和 dac 参考电压
为确保低电压输入和输出上的更好精度，用户可将 vref+连接至一个独立的、低于 vdda 的参考电压源。
对于模拟输入 （adc）或输出 （dac）信号， vref+为最高电压，以满量程值表示。vref+可由外部参考或vrefbuf（可以输出可配置电压：1.5、1.8、2.048 或 2.5 v）来提供。vrefbuf 还可通过 vref+引脚为外部元件提供电压。
有关更多信息，请参见器件数据手册和参考手册的“电压参考缓冲器(vrefbuf)”部分。
2.1.2 独立 i/o 电源轨
来自端口 g（pg[15:2]）的一些 i/o 由单独的电源轨供电。此轨的电源范围为 1.08 v 至 3.6 v，可通过 vddio2 引脚外部提供。vddio2 电压电平完全独立于 vdd 或 vdda。
vddio2 引脚仅可用于一些封装（参见数据手册中的引脚排列详细信息，以了解 i/o 列表）。
复位后，由 vddio2 供电的 i/o 是逻辑隔离且电隔离的，因而不可用。当 vddio2 电源存在时，从 pg[15:2]使用任一i/o 前，必须通过设置 pwr_svmr 寄存器中的 io2sv 位，解除此隔离。
vddio2 电源由 vddio2 电压监测(io2vm)监控且与内部参考电压（3/4 vrefint，约为 0.9 v）进行比较。有关更多详细信息，请参见器件数据手册和参考手册的“外设电压监测(pvm)”部分。
2.1.3 独立的 usb 收发器电源
usb 收发器通过一个单独的电源 vddusb 供电。vddusb 范围从 3.0 v 到 3.6v，完全独立于 vdd 或 vdda。
复位后，由 vddusb 供电的 usb 功能是逻辑隔离且电隔离的，因而不可用。当 vddusb 电源存在时，使用 usb otg 外设前，须通过设置 pwr_svmr 寄存器中的 usv 位，解除此隔离。
vddusb 电源由 usb 电压监测(uvm)监控且与内部参考电压（vrefint，约为 1.2 v）进行比较。有关更多详细信息，请参见器件数据手册和产品参考手册的“外设电压监测(pvm)”部分。
2.1.4 电池备份域
为了在 vdd 掉电时，还能保留备份寄存器的内容，且为 rtc 供电，可将 vbat 引脚连接到电池或者其他备用电源上。
vbat 引脚为 rtc、tamp、lse 振荡器和 pc13 到 pc15 i/o 供电，允许 rtc 在主电源关闭时也可工作。
当在 pwr_bdcr1 寄存器中设置 bren 位时，可通过 vbat 引脚为备份 sram 供电。
vbat 电源的开关由复位模块中内置的掉电复位电路进行控制。
caution:
• 在 trsttempo（vdd 启动时）或 pdr（下电复位）检测期间，vbat 和 vdd 之间的电源开关仍连接到 vbat引脚。
• 在启动阶段，如果 vdd 的建立时间小于 trsttempo（有关 trsttempo 的值，参见数据手册）且 vdd > vbat+ 0.6 v，会有电流经由 vdd 引脚和电源开关(vbat)之间连接的内部二极管注入 vbat 引脚。如果连接到vbat 引脚的电源/电池无法承受此注入电流，则强烈建议在该电源与 vbat 引脚之间连接一个低压降二极管。如果没有使用任何外部电池，建议将该 vbat 引脚连接到带有 100 nf 外部去耦电容的 vdd 上。
通过 vdd 对备份域供电时（模拟开关连接到 vdd 引脚），以下引脚可用：
• pc13、pc14 和 pc15，可用作 gpio 引脚
• pc13、pc14 和 pc15——三个引脚可由 rtc 或 lse 进行配置（参见参考手册的 rtc 部分）
• 下列引脚，由 tamp 配置为篡改引脚：
– pe3（tamp_in6/tamp_out3）
– pe4（tamp_in7/tamp_out8）
– pe5（tamp_in8/tamp_out7）
– pe6（tamp_in3/tamp_out6）
– pc13（tamp_in1/tamp_out2）
– pa0（tamp_in2/tamp_out1）
– pa1（tamp_in5/tamp_out4）
– pc5（tamp_in4/tamp_out5）
提示
• 由于电源开关仅能传递有限的电流(3 ma)，因此使用输出模式的 pc13 到 pc15 i/o 受限：速率必须限制在2 mhz，最大负载为 30 pf。这些 i/o 不能作为电流源使用（如，驱动 led）。
• 在 vdd 下，tamp_outx 引脚（pe3、pe4、pe5、pe6、pa0、pa1、pc5）与其连接到的 gpio 保持相同的速度特性。但是，在 vbat 下，tamp_outx 引脚的速度必须限制为 500 khz。
• 在 vdd 或 vbat 下，pc13 引脚的速度必须始终限制为 2 mhz。
备份域访问
系统复位后，备份域（rcc_bdcr、pwr_bdcr1、rtc、tamp、备份寄存器及备份 sram）将受到保护，以防止意外的写访问。要使能对备份域的访问，请按以下步骤进行操作：
1. 通过在 rcc_ahb3enr 寄存器中设置 pwren 位，使能电源接口时钟。
2. 在 pwr_dbpr 寄存器中设置 dbp 位，使能对备份域的访问。
vbat 电池充电
当 vdd 存在时，可通过 5 kω 或 1.5 kω 的内部电阻为 vbat 上的外部电池供电，具体取决于 pwr_bdcr2 寄存器中的 vbrs 位。
可通过在 pwr_bdcr2 中设置 vbe 位来使能电池充电。在 vbat 模式下自动禁用。
2.1.5 调压器
stm32u575/585 器件并联嵌入了以下内部调节器，以便为数字外设、sram1/2/3/4 和嵌入式 flash 存储器提供vcore 电源：
• smps 降压转换器
• ldo（线性电压稳压器）
可以在应用程序运行时进行选择，具体取决于应用需求。smps 可降低功耗，但 smps 产生的噪音可能会影响一些外设行为，需要应用程序在运行外设时切换至 ldo，以达到最佳性能。
除了待机电路和备份域，ldo 或 smps 可用于所有电压调节范围（范围 1/2/3/4）、所有停止模式（停止 0/1/2/3）和待机模式（有 sram2）（参见参考手册中的“低功耗模式总结”表）。
无 smps 的 stm32u575/585 器件仅嵌入了 ldo 稳压器，该稳压器可控制所有电压调节范围和功耗模式。
动态电压调节管理
ldo 和 smps 稳压器可提供四种不同的电压（电压调节），且可在所有停止模式下工作。这两种稳压器均可在以下范围操作：
• 范围 1（1.2 v、160 mhz），高性能：提供 1.2 v 的典型输出电压，且在系统时钟频率高达 160 mhz 时使用。
• 范围 2（1.1 v、110 mhz），中/高性能：提供 1.1 v 的典型输出电压，且在系统时钟频率高达 110 mhz 时使用。
• 范围 3（1.0 v、55 mhz），低/中功率：提供 1.0 v 的典型输出电压，且在系统时钟频率高达 55 mhz 时使用。
• 范围 4（0.9 v、25 mhz），低功率：提供 0.9 v 的典型输出电压，且在系统时钟频率高达 25 mhz 时使用。
通过 pwr_vosr 寄存器中的 vos[1:0]字段选择电压调节。
caution:
在将范围 1 和范围 2 中的系统时钟频率增加至超过 50 mhz 之前，必须启用epod（嵌入式功率分配）加速器且使其就绪（有关在电压调节范围之间切换的顺序，参见参考手册）。
2.1.6 i/o 模拟开关的供电
一些 i/o 嵌入模拟开关，用于模拟外设（adc、comp、dac）和 tsc（触摸感应控制器）功能。默认情况下，这些开关由 vdda 供电，但可以由 vdda 升压器或 vdd 供电，具体取决于syscfg_cfgr1 寄存器中 anaswvdd和 boosten 位的配置。
建议在 vdda、vdda 升压器和 vdd 之间以最高电压值为 i/o 开关供电。
提示 如果可能，选择噪音通常较小的 vdda 或 vdda 升压器，而非 vdd。tsc 功能的模拟开关由 vdd 供电。
2.2 电源方案
器件通过稳定的 vdd 电源供电，如下所述：
• vdd 引脚必须连至带有外部去耦电容的 vdd：封装的 10 μf（典型值，最低 4.7 µf）单个钽电容或陶瓷电容，及每个 vdd 引脚的 100 n 陶瓷电容。
• vdd11 引脚仅出现在有 smps 的封装上。smps 降压转换器需要在 vlxsmps 和 vdd11 引脚之间连接一个2.2 μh（典型值）外部陶瓷线圈。此外，将 vdd11 引脚上的两个 2.2 μf 电容连接到 vsssmps 引脚。接着，需要在每个 vdd11 引脚和接地之间连接一个 100 nf 陶瓷电容。
• vcap 引脚仅出现在标准封装（无 smps）上。它需要将一个 4.7 µf（典型值）外部去耦电容连接至 vss。如果有两个 vcap 引脚（ufbga169 封装），则每个 vcap 引脚必须连接至 2.2 µf（典型值）电容（最大4.7 µf）。此外，需要在每个 vcap 引脚和接地之间连接一个 100 nf 陶瓷电容。
• vdda 引脚必须连至两个外部去耦电容，100 nf 陶瓷电容和 1 µf 钽电容或陶瓷电容。可采用更多措施过滤数字噪声：vdda 可通过铁氧体磁环连至 vdd。
• vddio2 引脚必须连接至 4.7 µf 的外部去耦电容、钽电容或陶瓷电容。此外，每个 vddio2 引脚需要一个外部 100 nf 陶瓷电容。
• vddusb 引脚必须连接至外部 100 nf 陶瓷电容。
• vref+引脚可通过外部电压参考提供。这种情况下，必须在此引脚上连接外部 100 nf + 1 μf 钽或陶瓷电容。它也可由 vrefbuf 内部供电。这种情况下，此引脚上必须连接外部 100 nf + 1 μf（典型值）电容。
• vbat 引脚可连接至外部电池来保持备份域内容：
– 当 vdd 存在时，可通过 5 kω 或 1.5 kω 的内部电阻为 vbat 上的外部电池充电。这种情况下，用户可以根据预期的放电时间插入一个电容（建议 1 µf）。
– 如果没有使用任何外部电池，建议将该 vbat 引脚连接到带有 100 nf 外部去耦电容的 vdd 上。
• vddusb 引脚在出现在封装中时可以连接至 100 nf 的陶瓷电容。
下图详细介绍了有 smps 和无 smps 封装的供电方案。
caution:
如果有两个 vcap 引脚（ufbga169 封装），则每个引脚必须连接至 2.2 µf（典型值）电容（总量约为 4.4µf）。
提示
• smps 和 ldo 稳压器同时提供 vcore 电源，具体取决于应用需求。但是，同时只能有其中一个稳压器为有效。当 smps 有效时，它在通过 smps vlxsmps 输出引脚提供的两个 vdd11 引脚上向vcore 馈电。然后，在每个 vdd11 引脚上需要一个 2.2 µh 线圈和 2.2 μf 电容。ldo 在有效时向 vcore 供电并使用vdd11 引脚上的相同去耦电容对其进行调节。
• 需要在每个 vdd11 引脚/焊球附近添加一个 100 nf 的去耦电容。
2.3 vdda、vddusb、vddio2 和 vdd 之间的供电排序
2.3.1 电源隔离
器件具有强大的复位系统，该系统可确保主电源(vdd)在释放 mcu 复位之前达到有效的工作范围。
此复位系统还负责隔离独立的电源域：vdda、vddusb、vddio2 和 vdd。此复位系统由 vdd 供电且在 vdd 达到最低电压（在最差条件下为 1 v）之前不工作。
为了避免在可用电源和 vdd（或接地）之前泄漏电流，在下电期间必须先将 vdd 供应至 mcu，最后再释放（有容差）（参见第 2.3.3 节 ）。
2.3.2 一般要求
在上电和下电阶段，必须遵守以下电源序列要求：
• 当 vdd 低于 1 v 时，其他电源（vdda、vddio2 和 vddusb）必须保持低于 vdd + 300 mv。
• 当 vdd 超过 1 v 时，所有电源均为独立。
提示 vbat 是独立的电源且没有限制与 vdd。所有电源干线可连接到一起。
2.3.3 下电阶段的特定条件
在下电阶段，vdd 仅在为 mcu 提供的能量仍低于 1 mj 时暂时低于其他电源。这使外部去耦电容在下电瞬态阶段以不同的时间常量放电（参见图 5）。
vddx（vdda、vddio2 或 vddusb）电源轨必须在 dd 之前关闭。
提示 在下电瞬态阶段，vddx 可仍临时超过 vdd（参见图 5）。
下电阶段向 mcu 提供能量的计算示例
如果 vddx 上的去耦电容总和为 10 μf 且 vdd 降至 1 v 以下，而 vddx 仍为 3.3 v，则去耦电容中的剩余能量为：
e = ½ c x v2 = ½ x 10-5 x 3.32 = 0.05 mj
去耦电容中的剩余能量低于 1 mj，因此，可接受 mcu 对其进行吸收。
2.4 复位和电源监控
2.4.1 欠压复位（bor）
器件具有欠压复位(bor)电路。除关断模式外，bor 在所有功耗模式下均激活，且不可禁用。bor 监测备份域电源电压，即在存在时为 vdd，不存在时为 vbat。
通过选项字节，可对 5 个 bor 阈值进行选择。
上电期间，bor 将使器件保持复位状态，直到电源电压 vdd 达到指定的 vborx 阈值。当 vdd 降至所选阈值以下时，将使器件复位。当 vdd 高于 vborx 上限时，释放器件复位，系统可以启动。
有关欠压复位阈值的详细信息，参见数据手册的电气特性部分。
2.4.2 系统复位
除了寄存器 rcc_csr 中的复位标志和备份域中的寄存器外，系统复位会将其它全部寄存器都复位为复位值。
只要发生以下事件之一，就会产生系统复位（参见参考手册以了解更多详细信息）：
• nrst 引脚低电平（外部复位）
• 窗口看门狗事件（wwdg 复位）
• 独立看门狗事件（iwdg 复位）
• 软件复位
• 低功耗模式安全复位
• 选项字节加载复位
• 欠压复位
这些源均作用于 nrst 引脚，该引脚在时延阶段中始终保持低电平。通过启动选项字节选择复位服务入口向量。
芯片内部的复位信号会向 nrst 引脚上输出一个低电平脉冲。脉冲发生器可确保每个内部复位源的复位脉冲都至少持续 20 µs。对于外部复位，在 nrst 引脚处于低电平时产生复位脉冲。
内部复位情况下，内部上拉 rpu 失效，从而节约功耗。
2.4.3 备份域复位
只要发生以下事件之一，就会产生备份域复位：
• 软件复位，通过在 rcc_bdcr 寄存器中设置 bdrst 位来触发
• 在电源 vdd 和 vbat 都已掉电后，其中任何一个又再上电
备份域复位仅影响 lse 振荡器、rtc 和 tamp、备份寄存器、备份 sram、rcc_bdcr 和 pwr_bdcr1 寄存器。
3、封装
3.1 封装总览
封装选择必须考虑一些主要取决于应用的限制。
下面汇总了最常见的一些限制：
• 需要的接口数量：部分封装可能缺乏某些接口。某些接口组合在有的封装上可能没有。
• pcb 技术限制：窄间距和高焊球密度可能要求更多的 pcb 层数和更高级的 pcb。
• 封装高度
• 可用的 pcb 面积
• 噪声发射或者高速接口的信号完整性
• 更小的封装通常具有更好的信号完整性。由于窄间距和高焊球密度需要多层 pcb，这样可以有更好的电源/地分布，因此这一点得到进一步增强。
• 与其它器件的兼容性
3.2 引脚排列总览
caution: 在上表的几乎所有电源引脚中，有 smps 和无 smps 的 stm32u575/585 封装彼此无法兼容。
示例：在有 smps 的封装上，vddio2 为引脚号 130。而在无 smps 的封装上，引脚 130 映射到vss 引脚。这意味着在 smps 插座上安装传统封装时，系统短路。
4、时钟
可以使用下列时钟源来驱动系统时钟 (sysclk)：
• hsi16：高速内部 16 mhz rc 振荡器时钟
• msis：多种速率内部 rc 振荡器时钟
• hse：高速外部晶振或时钟，从 4 到 50 mhz
• pll1 时钟从复位中启动后，msis 用作系统时钟源，配置为 4 mhz。
器件具有以下附加时钟源：
• msik：多种速率内部 rc 振荡器时钟，用于外设内核时钟
• lsi：32 khz 低速内部 rc，该 rc 用于驱动独立看门狗，也可选择提供给 rtc 用于停机和待机模式下的自动唤醒
• lse：32.768 khz 低速外部晶振或时钟，用于驱动实时时钟(rtc_ck)
• hsi48：内部 48 mhz rc，该 rc 用于潜在驱动 otg fs、sdmmc 和 rng
• shsi：安全高速内部 rc，该 rc 用于驱动安全 aes (saes)。
• pll2 和 pll3 时钟
对于每个时钟源来说，在未使用时都可单独开启或者关闭，以降低功耗。多个预分频器可用于配置 ahb 和 apb 频率域，最大频率为 160 mhz。
4.1 hse 时钟
高速外部时钟信号(hse)有以下几个时钟源：
• hse 外部晶振/陶瓷谐振器
• hse 用户外部时钟，提供 osc_in 引脚
谐振器和负载电容必须尽可能地靠近振荡器的引脚，以尽量减小输出失真和起振稳定时间。负载电容值必须根据所选振荡器的不同做适当调整。
4.1.1 外部晶振/陶瓷谐振器（hse 晶振）
4 到 50 mhz 外部振荡器的优点是可以生成一个精度非常高的主时钟。相关的硬件配置如表 3 所示。有关详细信息，请参见数据手册的电气特性部分。
4.1.2 外部时钟源（hse 旁路）
在此模式下，必须提供外部时钟源，频率高达 50 mhz。必须使用占空比约为 40%至 60%的外部时钟信号（方波、正弦波或三角波）来驱动 osc_in 引脚，具体取决于频率（参考数据手册），同时 osc_out 引脚可用作 gpio
使用（请参见表 3）。
提示 有关引脚可用性的详细信息，请参见数据手册的引脚排列部分。要最大程度降低功耗，建议采用方波信号。
4.2 hsi16 时钟
hsi16 时钟信号是从 16 mhz 内部 rc 振荡器生成的。hsi16 rc 振荡器以低成本提供时钟源（无需使用外部元件）。它还比 hse 晶振具有更快的启动时间。但即使校准后，频率也不如外部晶振或陶瓷谐振器的频率精度高。
hsi16 时钟还可作为备份时钟源（辅助时钟）使用，以防 hse 晶振发生故障。
有关更多详细信息，请参见参考手册的“时钟安全系统(css)”部分。
4.3 msi（msis 和 msik）时钟
msi 由四个内部 rc 振荡器组成：msirc0 (48 mhz)、msirc1 (4 mhz)、msirc2 (3.072 mhz)和 msirc3 (400khz)。每个振荡器提供一个预分频器，从而提供 1、2、3 或 4 分频。
由这些分频振荡器生成两个输出时钟：
• msis，可选择作为系统时钟
• msik，可由一些外设选择作为内核时钟
可由软件分别使用 rcc_icscr1 寄存器中的 msisrange [3:0]和 msikrange [3:0]字段（且 msirgsel = 1）来调整 msis 和 msik 频率范围。提供十六个频率范围，由四个内部 rc 生成（参见参考手册以了解更多详细信息）。
如果 hse 晶振发生故障，则 msi 时钟还可作为备份时钟源（辅助时钟）（参见参考手册中的“时钟安全系统(css)”部分）。
msi 振荡器可提供一个低成本（无外部元件）低功耗的时钟源。此外，当和 lse 一起用于 pll 模式时，msi 可提供一个非常精确的时钟源，该时钟源可用于 usb otg-fs 外设，并且向 pll 反馈，使系统以最大速率 160 mhz 运行。
利用 lse 进行硬件自动校准（pll 模式）
当应用中存在 32.768 khz 外部振荡器时，msis 或 msik 可配置为 pll 模式。此模式已启用，如下所示：
• 对于 msis：在 rcc_cr 寄存器中将 msipllen 位置为 1
• 对于 msik：在 rcc_cr 寄存器中将 msipllen 位置为 0
如果 msis 和 msik 范围是从同一 msirc 源生成的，则 pll 模式应用于 msis 和 msik。当配置为 pll 模式时，msis 或 msik 可利用 lse 自动校准。该模式可用于所有 msi 频率范围。48 mhz 时，处于 pll 模式的 msik 可用于 usb otg fs 器件，不需要外部高速晶振。
关于如何测量 msi 频率偏移的更多详细信息，参见参考手册的“利用 tim15/tim16/tim17 的内部/外部时钟测量”部分。
4.4 lse 时钟
lse 晶振是 32.768 khz 低速外部晶振或陶瓷谐振器（参见表 3）。它为 rtc（实时时钟）外设提供低功耗且精度高的时钟源，用于时钟/日历或其他定时功能。
使用 rcc_bdcr 寄存器中的 lsedrv[1:0]位，可在运行时更改晶振驱动强度，以实现稳定性、短启动时间和低功耗之间的最佳平衡。
外部时钟源（lse 旁路）
在此模式下，必须提供频率高达 1 mhz 的外部时钟源。必须使用占空比约为 50%的外部时钟信号（方波、正弦波或三角波）来驱动 osc32_in 引脚，同时 osc32_out 引脚可以作为 gpio 使用（参见表 3）。
5、自举配置
5.1 启动模式选择
启动时，可通过 boot0 引脚、nboot0 和nsbootaddx[24:0]/secbootadd0[24:0]选项字节来选择启动存储器地址，启动地址包括：
• 从用户 flash 存储器中的任何地址启动
• 从系统存储器启动（自举程序）
• 从嵌入式 sram 中的任何地址启动
• 从根安全服务(rss)启动
boot0 值可能来自 ph3-boot0 引脚或选项位，具体取决于在需要时释放 gpio 焊盘的用户选项位的值。
当通过复位 tzen 选项位(tzen = 0)禁用 trustzone®时，启动空间如下表中详述。
当通过设置 tzen 选项位（tzen = 1）启用 trustzone 时，启动空间必须位于安全区域。secbootadd0[24:0]选项字节用于选择启动安全内存地址。可通过设置 boot_lock 选项位选择唯一的启动条目选项。所有其他启动选项将被忽略。
下表详细介绍了启用 trustzone 时的自举模式。
5.2 嵌入式加载程序和 rss
嵌入式自举程序位于系统存储器中，由意法半导体在生产阶段编程。它被用来通过使用下列串行接口之一重新编程：
• usart：引脚 pa9/pa10 上的 usart1，引脚 pa2/pa3 上的 usart2，引脚 pc10/pc11 上的 usart3
• i2c：引脚 pb6/pb7 上的 i2c1，引脚 pb10/pb11 上的 i2c2 和引脚 pc0/pc1 上的 i2c3
• spi：引脚 pa4/pa5/pa6/pa7 上的 spi1、引脚 pb12/pb13/pb14/pb15 上的 spi2 和引脚 pb5/pg9/pg10/pg12 上的 spi3
• 引脚 pb8/pb9 上的 fdcan1
• 引脚 pa11/pa12 上的 usb，通过 dfu（器件固件升级）在器件模式中使用
有关 stm32 加载程序的更多详细信息，请参见应用笔记《stm32 微控制器系统存储器自举模式》(an2606)。
rss（根安全服务）嵌入在名为“安全信息块”的 flash 存储区，在 st 生产期间编程。
例如，rss 使用 rss 扩展固件(rsse sfi)启用 sfi（安全固件安装）。当生产被分包给第三方时，该特性允许客户保护烧写到 stm32 器件的固件的机密性。参照应用笔记安全固件安装（sfi）概述（an4992）。
在通过 tzen 选项位启用 trustzone 后，rss 在所有器件上可用。
6、调试管理
串行线/jtag 调试端口(swj-dp)是 arm 标准 coresight™调试端口。
主机/目标接口为连接主机与应用板的硬件设备。此接口由三部分组成：硬件调试工具、串行线连接器，以及连接主机与调试工具的电缆。
下图显示了主机到开发板的连接。
6.1 swj-dp（串行线和 jtag 调试端口）
swj-dp 整合了：
• jtag‑dp，提供用于连接到 ahp-ap 端口的 5 引脚标准 jtag 接口
• sw-dp，提供用于连接到 ahp-ap 端口的 2 引脚（时钟+数据）接口
在 swj-dp 中，sw-dp 的 2 个 jtag 引脚与 jtag-dp 的 5 个 jtag 引脚中的部分引脚复用。
提示 所有 swj-dp 端口 io 都可以通过软件重新配置为其他功能，不过在这种情况下不能再进行调试。
6.2 引脚排列和调试端口引脚
器件的不同封装有不同的有效引脚数。因此，一些与引脚可用性有关的功能可能会因封装不同而不同。
6.2.1 swj-dp 引脚
五个引脚被用作 swj-dp 的输出，作为 gpio（通用 i/o）的复用功能。所有封装（如下表详述）都提供这些引脚。
6.2.2 灵活的 swj-dp 引脚分配
复位（sysresetn 或 poresetn）后，将用于 swj-dp 的全部 5 个引脚指定为专用引脚，可供调试工具立即使用。
提示 除非由调试工具明确编程，否则不分配跟踪输出。
下表显示释放一些引脚的多种可能性（有关更多详细信息，参见参考手册）。
6.2.3 jtag 引脚上的内部上拉和下拉电阻
jtag 输入引脚不得悬空，因为这些引脚直接连接到用于控制调试模式功能的触发器。还必须特别注意swclk/tck 引脚，该引脚直接连接到一些触发器的时钟。
为避免 i/o 电平浮空，器件在 jtag 输入引脚上嵌入以下内部电阻：
• jntrst：内部上拉
• jtdi：内部上拉
• jtms/swdio：内部上拉
• tck/swclk：内部下拉
用户软件释放 jtag i/o 后，gpio 控制器便会重新对其进行控制，然后，软件可将这些 i/o 作为标准 gpio。
gpio 控制寄存器的复位状态会将 i/o 置于以下同等状态：
• jntrst：输入上拉
• jtdi：输入上拉
• jtms/swdio：输入上拉
• jtck/swclk：输入下拉
• jtdo：输入浮空
提示 jtag ieee 标准建议在 tdi、tms 和 ntrst 上增加上拉电阻，但对 tck 没有特殊建议。然而，就器件而言，针对 jtck 采用了集成的下拉电阻。由于带有上拉和下拉电阻，因此无需添加外部电阻。
6.2.4 使用标准 jtag 连接器的 swj-dp 连接
下图显示了器件和标准 jtag 连接器之间的连接。
6.3 串行线调试 (swd) 引脚分配
所有封装（如下表详述）都提供相同的 swd 引脚分配。
复位后，将用于 swd 的引脚指定为专用引脚，可供调试工具立即使用。但是，mcu 为禁用 swd 提供了可能，因此可释放相关引脚供 gpio 使用。
有关如何禁用 swd 端口的更多详细信息，请参见参考手册的“i/o 引脚复用功能复用器和映射”部分。
6.3.1 swd 引脚上的内部上拉和下拉
用户软件释放 swd i/o 后，gpio 控制器便会控制它。gpio 控制寄存器的复位状态会将 i/o 置于同等状态：
• swdio：复用功能上拉
• swclk：复用功能下拉
由于带有上拉和下拉电阻，因此无需添加外部电阻。
6.3.2 使用标准 swd 连接器的 swd 端口连接
下图显示了器件和标准 swd 连接器之间的连接。
7、 建议
7.1 pcb（印刷电路板）
由于技术原因，最好使用多层 pcb 的单独一层专用于接地（vss），另一层专用于 vdd 供电。
这提供了不错的去耦和屏蔽效果。对于很多应用，由于经济原因不能使用此类板。在这种情况下，主要要求就是要确保接地和供电有良好的结构。
7.2 元件位置
pcb 的初始布局必须将电路分为不同模块：
• 高电流电路
• 低电压电路
• 数字元件电路
• 根据电路的 emi 影响分离电路，以降低因 pcb 上的交叉耦合产生的噪音
7.3 接地和供电
必须遵守与接地相关的以下规则：
• 使每个块（噪声、低电平敏感、数字或其他）单独接地。
• 将所有接地返回为一个点。
• 避免出现环路（或确保其具有最小面积）。
为提高模拟性能，用户必须对 vdd 和 vdda 使用单独的电源，将去耦电容放置在离器件尽可能近的位置。
供电（vss、vdd、vssa、vdda、vddusb、vddio2 或 vddsmps）必须靠近地线实现，以最小化供电环的面积。这是因为供电环起到了天线及 emi 主发收的作用。所有无元件的 pcb 区域都必须填充额外的接地，以创造屏蔽环境（尤其是当使用单层 pcb 时）。
7.4 去耦
所有供电和接地引脚都必须适当连至供电电源。这些连接（包括焊盘、线和过孔）都必须有尽可能低的阻抗。典型情况下，这可通过使用粗的线宽做到，最好在多层 pcb 中使用专用供电层。
此外，每个供电电源对都必须使用滤波陶瓷电容（100 nf）及约 10 µf 的钽电容或陶瓷电容去耦，两个电容并联在器件上。
在某些封装中，多个 vdd 引脚使用同一个 vss 引脚，而不是一对电源引脚（每个 vdd 对应一个vss）。这种情况下，电容必须处于每个 vdd 引脚和公共 vss 引脚之间。这些电容必须放置在 pcb 尽可能接近适当引脚的位置，或在这些引脚下面 pcb 的底层。其典型值为 10 至 100 nf，但准确值取决于应用需要。
下图显示了这种 vdd/vss 引脚对的典型布局。
7.5 其它信号
当设计应用时，可通过仔细研究以下几点来提高 emc 性能：
• 临时扰动会永久影响运行过程的信号（中断和握手选通信号就是这个情况，但 led 指令不是这个情况）
对于这些信号，可使用周围接地跟踪、更短的长度、无噪声、附近敏感跟踪（串扰影响）提高 emc 性能。
对于数字信号，两个逻辑状态必须达到可能的最佳电气边界。建议使用慢速施密特触发器消除寄生状态。
• 噪声信号（例如：时钟）
• 敏感信号（例如：高阻）
7.6 不使用的 i/o 和特性
所有微控制器都是为多种应用设计的，通常一个应用不会使用 100 %的 mcu 资源。
为了提高 emc 性能和避免额外功耗，器件不使用的功能必须禁用且与时钟树断开连接，如下所示：
• 不使用的时钟源必须禁用。
• 不使用的 i/o 不得浮空。
• 不使用的 i/o 引脚必须由软件配置为模拟输入，且必须通过外部或内部上拉或下拉连接到固定逻辑电平 0 或1，或使用软件配置为输出模式。
8、 参考设计
8.1 说明
下图中显示的参考设计基于 lqfp144 中的 stm32u575/585 器件。使用第 8.2 节 中给出的引脚对应关系，可将不同封装的任何 stm32u575/585 器件定制此参考设计。
时钟
两个时钟源用于 mcu（参见第 4 节 以了解更多详细信息）：
• lse：x2 - 32.768 khz 晶振用于嵌入式 rtc
• hse：x1– 16 mhz 晶振，用于 mcu
更多详细信息，参见第 4 节 。
复位
复位信号在第 8.2 节 中显示的参考设计图中为低电平有效。
复位源包括：
• 复位按钮（b1）
• 调试工具通过连接器 cn1 连接
更多详细信息，参见第 2.4 节 。
自举模式
用户可以在板上添加一个开关，以更改自举选项。
更多详细信息，参见第 5 节 。
提示 当从待机模式唤醒时，boot 引脚被采样，且用户必须注意其值。
swd 接口
参考设计显示了 stm32u575/585 器件和标准 swd 连接器之间的连接。
更多详细信息，参见第 6 节 。
提示 建议连接复位引脚，以便能从工具复位应用。
电源
更多详细信息，参见第 2 节 。
8.2 元件参考
下表列出了 stm32u5 参考设计的组件（基于 stm32u5 nucleo 板）：
• 包括在无 smps 的 stm32u575xx 器件上（参见图 12）
• 包括在有 smps 的 stm32u575xxq 器件上（参见图 13）
来源：stm32单片机
免责声明：本文为转载文章，转载此文目的在于传递更多信息，版权归原作者所有。本文所用视频、图片、文字如涉及作品版权问题，请联系小编进行处理
HDMI分配器可以支持输出不同分辨率吗？
物联网数据显示中国经济加速回暖
OpenHarmony城市技术论坛第5站——张掖站：数智计算赋能新能源产业，议程揭晓，敬请期待！
包含线性化的输入旁路电路(XTR112/XTR114)
智能便携的移动支付POS设备，能应对多种支付方式
应用笔记 | STM32U575/585 MCU 硬件开发入门
SIA：9月全球半导体销售额环比增长1.9%，连7个月增长
抓住柔性智能时代的增长机遇，节卡机器人入选“上海市重点服务独角兽企业”榜单
关于存算一体，我们和ChatGPT聊了聊
1600kfa变压器需要多大的电容器补偿
搭载着5G应用场景，2020年春运将迈入智能时代
各国加速光刻机自主化 未来ASML不在一家独大
音频信号分析仪系统电路设计
孙正义的2020：继续大刀阔斧募资，押宝人工智能产业
海尔智家实现逆市增长，智家品牌市场份额达到23.4%
一加9pro值得买吗？开箱评测一加9pro 参数配置加载哈苏支持
zuk z2 pro评测 看似朴实无华内在却很丰富
生物识别+防盗门，让你出门防盗安全无忧
用C语言如何判断栈的增长方向呢
Elirtex平台正在通过在线加密货币投资来吸引资金
本应用笔记为系统开发者概述了开发板特性的硬件实现。开发板特性为供电电源、时钟管理、复位控制、自举模式设置和调试管理。
本文档详细介绍了如何使用 stm32u575xx 和 stm32u585xx 微控制器（也称为stm32u575/585）。其中介绍了使用这些 mcu开发应用程序所需的最少硬件资源。
本文还包括了详细的参考设计原理图，说明了其主元件、接口和模式。本文档适用于基于 arm®的 stm32u575/585 微控制器。
2、电源管理
2.1 电源
stm32u575/585 器件要求 1.71 至 3.6 v 的工作电压电源（vdd）。
下面列出的独立电源可用于特定外设：
• vdd = 1.71 v 至 3.6 v
vdd 是为 i/o、内部稳压器和系统模拟信号（如复位、电源管理和内部时钟）供电的外部电源。vdd 通过vdd 引脚从外部提供。
• vdda = 1.58 v (comps) / 1.6 v (dacs/opamps) / 1.62 v (adcs) / 1.8 v (vrefbuf) 至 3.6 v
vdda 是为 a/d 转换器、d/a 转换器、电压参考缓冲器、运算放大器和比较器供电的外部模拟电源。vdda 电压电平独立于 vdd 电压。不使用这些外设时，vdda 引脚必须优先连接至 vdd 电压电源。
提示 如果 vdda 引脚保持为高阻抗或连接至 vss，则可施加到 i/o（具有_a i/o 结构）上的最大输入电压将降低（参见器件数据手册以了解更多详细信息）。
• vddsmps = 1.71 v 至 3.6 v
vddsmps 是为 smps 降压转换器供电的外部电源。它通过 vddsmps 引脚从外部提供，且必须连接到与vdd 引脚相同的电源。
• vlxsmps
vlxsmps 引脚是开关 smps 降压转换器输出。
• vdd11
vdd11 是通过内部 smps 降压转换器 vlxsmps 引脚提供的数字内核电源。仅出现在具有内部 smps 的封装上的两个 vdd11 引脚连接至总量为 4.7 µf（典型值）的外部电容。此外，每个 vdd11 引脚需要一个 100 nf陶瓷电容。
• vcap
vcap 是来自内部 ldo 稳压器的数字内核电源。vcap 引脚（一个或两个）仅出现在只具有 ldo（无smps）的封装上，需要连接至总量为 4.7 μf（典型值）的外部电容。此外，每个 vcap 引脚需要一个 100nf 陶瓷电容。
提示 – 如果有两个 vcap 引脚（ufbga169 封装），则每个引脚必须连接至 2.2 µf 电容（总量约为 4.4 µf）（最大 4.7 µf）。每个 vcap 还需要一个 100 nf 陶瓷电容。
– smps 电源引脚（vlxsmps、vdd11、vddsmps、vsssmps）仅在具有 smps 的封装上可用。在此类封装中，stm32u575/585 器件并联嵌入了两个稳压器（一个 ldo 和一个 smps），以便为数字外设提供vcore 电源。vdd11 引脚上需要总 4.7 μf 的外部电容和 2.2 µh 线圈。此外，每个 vdd11 引脚需要一个100 nf 陶瓷电容。
– flash 由 vcore 和 vdd 供电。
• vddusb = 3.0 v 至 3.6 v
vddusb 为外部独立电源，为 usb 收发器供电。vddusb 电压电平独立于 vdd 电压。不使用 usb 时，vddusb 引脚必须优先连接至 vdd 电压电源。
提示 如果 vddusb 引脚保持为高阻抗或连接至 vss，则可施加到 i/o（具有_u i/o 结构）上的最大输入电压将降低（参见器件数据手册以了解更多详细信息）。
• vddio2 = 1.08 v 至 3.6 v
vddio2 是为 14 个 i/o (port g[15:2])供电的外部电源。vddio2 电压级别与 vdd 电压无关，不使用 pg[15:2]时，最好连接到 vdd。
提示 在小封装上，vdda、vddio2 或 vddusb 独立电源可能不作为专用引脚出现，且内部连接至 vdd 引脚。如果产品上不支持某功能，则该功能也不会出现。
• vbat = 1.65 v 至 3.6 v（保证功能降至 vbor_vbat 最小值，参见产品数据手册）
当 vdd 掉电时（通过电源开关），vbat 为 rtc、tamp、外部时钟 32 khz 振荡器、备份寄存器和可选备份sram 提供电源。
• vref- 和 vref+
vref+ 为 adc 和 dac 的输入参考电压。使能时，它还是内部电压参考缓冲器（vrefbuf）的输出。当adc 和 dac 不使能时，vref+引脚可接地。
内部电压参考缓冲器支持四个输出电压，可利用 vrefbuf_csr 寄存器中的 vrs[2:0]字段进行配置：
– vref+大约为 1.5 v。这要求 vdda ≥ 1.8 v。
– vref+大约为 1.8 v。这要求 vdda ≥ 2.1 v。
– vref+大约为 2.048 v。这要求 vdda ≥ 2.4 v。
– vref+大约为 2.5 v。这要求 vdda ≥ 2.8 v。
vref- 和 vref+ 引脚并非在所有封装上可用。当不可用时，它们分别与 vssa 和 vdda 引脚绑定。
当 vref+引脚与 vdda 在一个封装中互相绑定时，内部 vrefbuf 不可用且必须禁用。
vref- 必须始终等于 vssa。
下图显示了 stm32u575/585 器件电源概述，具体取决于 smps 存在性。
在无 smps 的器件中，i/o 和系统模拟外设（如 pll 和复位模块）由 dd 电源供电。为数字外设和存储器供电的vcore 电源由 ldo 生成。
提示 如果选定的封装具有 smps 降压转换器选项，但 smps 不被应用程序使用（而是使用嵌入式 ldo），则建议设置 smps 电源引脚，如下所示：
• 将 vddsmps 和 vlxsmps 连接至 vss
• 将 vdd11 引脚通过两个(2.2 µf + 100 nf)电容连接至 vss（如在正常模式下）
2.1.1 独立模拟外设电源
为了提高 adc 和 dac 转换精度、扩展供电的灵活性，模拟外设配有独立电源，可以单独滤波并屏蔽 pcb 上的噪声。
模拟外设的电压电源输入在单独的 vdda 引脚上可用。vssa 引脚提供了独立的电源接地连接。
vdda 电源电压可与 vdd 不同。复位后，由 vdda 供电的模拟外设是逻辑隔离且电隔离的，因而不可用。当 vdda电源存在时，使用这些外设前，必须通过设置 pwr_svmcr 寄存器中的 asv 位，解除此隔离。
vdda 电源可由模拟电压监测(avm)监控，并与两个阈值（avm1 为 1.6 v，而 avm2 为 1.8 v）进行比较。有关更多详细信息，请参见器件数据手册和参考手册的“外设电压监测(pvm)”部分。
当使用单供电时，vdda 引脚可外部连接至同一 vdd 电源，为得到无噪声的 vdd 参考电压，需通过外部滤波电路。
adc 和 dac 参考电压
为确保低电压输入和输出上的更好精度，用户可将 vref+连接至一个独立的、低于 vdda 的参考电压源。
对于模拟输入 （adc）或输出 （dac）信号， vref+为最高电压，以满量程值表示。vref+可由外部参考或vrefbuf（可以输出可配置电压：1.5、1.8、2.048 或 2.5 v）来提供。vrefbuf 还可通过 vref+引脚为外部元件提供电压。
有关更多信息，请参见器件数据手册和参考手册的“电压参考缓冲器(vrefbuf)”部分。
2.1.2 独立 i/o 电源轨
来自端口 g（pg[15:2]）的一些 i/o 由单独的电源轨供电。此轨的电源范围为 1.08 v 至 3.6 v，可通过 vddio2 引脚外部提供。vddio2 电压电平完全独立于 vdd 或 vdda。
vddio2 引脚仅可用于一些封装（参见数据手册中的引脚排列详细信息，以了解 i/o 列表）。
复位后，由 vddio2 供电的 i/o 是逻辑隔离且电隔离的，因而不可用。当 vddio2 电源存在时，从 pg[15:2]使用任一i/o 前，必须通过设置 pwr_svmr 寄存器中的 io2sv 位，解除此隔离。
vddio2 电源由 vddio2 电压监测(io2vm)监控且与内部参考电压（3/4 vrefint，约为 0.9 v）进行比较。有关更多详细信息，请参见器件数据手册和参考手册的“外设电压监测(pvm)”部分。
2.1.3 独立的 usb 收发器电源
usb 收发器通过一个单独的电源 vddusb 供电。vddusb 范围从 3.0 v 到 3.6v，完全独立于 vdd 或 vdda。
复位后，由 vddusb 供电的 usb 功能是逻辑隔离且电隔离的，因而不可用。当 vddusb 电源存在时，使用 usb otg 外设前，须通过设置 pwr_svmr 寄存器中的 usv 位，解除此隔离。
vddusb 电源由 usb 电压监测(uvm)监控且与内部参考电压（vrefint，约为 1.2 v）进行比较。有关更多详细信息，请参见器件数据手册和产品参考手册的“外设电压监测(pvm)”部分。
2.1.4 电池备份域
为了在 vdd 掉电时，还能保留备份寄存器的内容，且为 rtc 供电，可将 vbat 引脚连接到电池或者其他备用电源上。
vbat 引脚为 rtc、tamp、lse 振荡器和 pc13 到 pc15 i/o 供电，允许 rtc 在主电源关闭时也可工作。
当在 pwr_bdcr1 寄存器中设置 bren 位时，可通过 vbat 引脚为备份 sram 供电。
vbat 电源的开关由复位模块中内置的掉电复位电路进行控制。
caution:
• 在 trsttempo（vdd 启动时）或 pdr（下电复位）检测期间，vbat 和 vdd 之间的电源开关仍连接到 vbat引脚。
• 在启动阶段，如果 vdd 的建立时间小于 trsttempo（有关 trsttempo 的值，参见数据手册）且 vdd > vbat+ 0.6 v，会有电流经由 vdd 引脚和电源开关(vbat)之间连接的内部二极管注入 vbat 引脚。如果连接到vbat 引脚的电源/电池无法承受此注入电流，则强烈建议在该电源与 vbat 引脚之间连接一个低压降二极管。如果没有使用任何外部电池，建议将该 vbat 引脚连接到带有 100 nf 外部去耦电容的 vdd 上。
通过 vdd 对备份域供电时（模拟开关连接到 vdd 引脚），以下引脚可用：
• pc13、pc14 和 pc15，可用作 gpio 引脚
• pc13、pc14 和 pc15——三个引脚可由 rtc 或 lse 进行配置（参见参考手册的 rtc 部分）
• 下列引脚，由 tamp 配置为篡改引脚：
– pe3（tamp_in6/tamp_out3）
– pe4（tamp_in7/tamp_out8）
– pe5（tamp_in8/tamp_out7）
– pe6（tamp_in3/tamp_out6）
– pc13（tamp_in1/tamp_out2）
– pa0（tamp_in2/tamp_out1）
– pa1（tamp_in5/tamp_out4）
– pc5（tamp_in4/tamp_out5）
提示
• 由于电源开关仅能传递有限的电流(3 ma)，因此使用输出模式的 pc13 到 pc15 i/o 受限：速率必须限制在2 mhz，最大负载为 30 pf。这些 i/o 不能作为电流源使用（如，驱动 led）。
• 在 vdd 下，tamp_outx 引脚（pe3、pe4、pe5、pe6、pa0、pa1、pc5）与其连接到的 gpio 保持相同的速度特性。但是，在 vbat 下，tamp_outx 引脚的速度必须限制为 500 khz。
• 在 vdd 或 vbat 下，pc13 引脚的速度必须始终限制为 2 mhz。
备份域访问
系统复位后，备份域（rcc_bdcr、pwr_bdcr1、rtc、tamp、备份寄存器及备份 sram）将受到保护，以防止意外的写访问。要使能对备份域的访问，请按以下步骤进行操作：
1. 通过在 rcc_ahb3enr 寄存器中设置 pwren 位，使能电源接口时钟。
2. 在 pwr_dbpr 寄存器中设置 dbp 位，使能对备份域的访问。
vbat 电池充电
当 vdd 存在时，可通过 5 kω 或 1.5 kω 的内部电阻为 vbat 上的外部电池供电，具体取决于 pwr_bdcr2 寄存器中的 vbrs 位。
可通过在 pwr_bdcr2 中设置 vbe 位来使能电池充电。在 vbat 模式下自动禁用。
2.1.5 调压器
stm32u575/585 器件并联嵌入了以下内部调节器，以便为数字外设、sram1/2/3/4 和嵌入式 flash 存储器提供vcore 电源：
• smps 降压转换器
• ldo（线性电压稳压器）
可以在应用程序运行时进行选择，具体取决于应用需求。smps 可降低功耗，但 smps 产生的噪音可能会影响一些外设行为，需要应用程序在运行外设时切换至 ldo，以达到最佳性能。
除了待机电路和备份域，ldo 或 smps 可用于所有电压调节范围（范围 1/2/3/4）、所有停止模式（停止 0/1/2/3）和待机模式（有 sram2）（参见参考手册中的“低功耗模式总结”表）。
无 smps 的 stm32u575/585 器件仅嵌入了 ldo 稳压器，该稳压器可控制所有电压调节范围和功耗模式。
动态电压调节管理
ldo 和 smps 稳压器可提供四种不同的电压（电压调节），且可在所有停止模式下工作。这两种稳压器均可在以下范围操作：
• 范围 1（1.2 v、160 mhz），高性能：提供 1.2 v 的典型输出电压，且在系统时钟频率高达 160 mhz 时使用。
• 范围 2（1.1 v、110 mhz），中/高性能：提供 1.1 v 的典型输出电压，且在系统时钟频率高达 110 mhz 时使用。
• 范围 3（1.0 v、55 mhz），低/中功率：提供 1.0 v 的典型输出电压，且在系统时钟频率高达 55 mhz 时使用。
• 范围 4（0.9 v、25 mhz），低功率：提供 0.9 v 的典型输出电压，且在系统时钟频率高达 25 mhz 时使用。
通过 pwr_vosr 寄存器中的 vos[1:0]字段选择电压调节。
caution:
在将范围 1 和范围 2 中的系统时钟频率增加至超过 50 mhz 之前，必须启用epod（嵌入式功率分配）加速器且使其就绪（有关在电压调节范围之间切换的顺序，参见参考手册）。
2.1.6 i/o 模拟开关的供电
一些 i/o 嵌入模拟开关，用于模拟外设（adc、comp、dac）和 tsc（触摸感应控制器）功能。默认情况下，这些开关由 vdda 供电，但可以由 vdda 升压器或 vdd 供电，具体取决于syscfg_cfgr1 寄存器中 anaswvdd和 boosten 位的配置。
建议在 vdda、vdda 升压器和 vdd 之间以最高电压值为 i/o 开关供电。
提示 如果可能，选择噪音通常较小的 vdda 或 vdda 升压器，而非 vdd。tsc 功能的模拟开关由 vdd 供电。
2.2 电源方案
器件通过稳定的 vdd 电源供电，如下所述：
• vdd 引脚必须连至带有外部去耦电容的 vdd：封装的 10 μf（典型值，最低 4.7 µf）单个钽电容或陶瓷电容，及每个 vdd 引脚的 100 n 陶瓷电容。
• vdd11 引脚仅出现在有 smps 的封装上。smps 降压转换器需要在 vlxsmps 和 vdd11 引脚之间连接一个2.2 μh（典型值）外部陶瓷线圈。此外，将 vdd11 引脚上的两个 2.2 μf 电容连接到 vsssmps 引脚。接着，需要在每个 vdd11 引脚和接地之间连接一个 100 nf 陶瓷电容。
• vcap 引脚仅出现在标准封装（无 smps）上。它需要将一个 4.7 µf（典型值）外部去耦电容连接至 vss。如果有两个 vcap 引脚（ufbga169 封装），则每个 vcap 引脚必须连接至 2.2 µf（典型值）电容（最大4.7 µf）。此外，需要在每个 vcap 引脚和接地之间连接一个 100 nf 陶瓷电容。
• vdda 引脚必须连至两个外部去耦电容，100 nf 陶瓷电容和 1 µf 钽电容或陶瓷电容。可采用更多措施过滤数字噪声：vdda 可通过铁氧体磁环连至 vdd。
• vddio2 引脚必须连接至 4.7 µf 的外部去耦电容、钽电容或陶瓷电容。此外，每个 vddio2 引脚需要一个外部 100 nf 陶瓷电容。
• vddusb 引脚必须连接至外部 100 nf 陶瓷电容。
• vref+引脚可通过外部电压参考提供。这种情况下，必须在此引脚上连接外部 100 nf + 1 μf 钽或陶瓷电容。它也可由 vrefbuf 内部供电。这种情况下，此引脚上必须连接外部 100 nf + 1 μf（典型值）电容。
• vbat 引脚可连接至外部电池来保持备份域内容：
– 当 vdd 存在时，可通过 5 kω 或 1.5 kω 的内部电阻为 vbat 上的外部电池充电。这种情况下，用户可以根据预期的放电时间插入一个电容（建议 1 µf）。
– 如果没有使用任何外部电池，建议将该 vbat 引脚连接到带有 100 nf 外部去耦电容的 vdd 上。
• vddusb 引脚在出现在封装中时可以连接至 100 nf 的陶瓷电容。
下图详细介绍了有 smps 和无 smps 封装的供电方案。
caution:
如果有两个 vcap 引脚（ufbga169 封装），则每个引脚必须连接至 2.2 µf（典型值）电容（总量约为 4.4µf）。
提示
• smps 和 ldo 稳压器同时提供 vcore 电源，具体取决于应用需求。但是，同时只能有其中一个稳压器为有效。当 smps 有效时，它在通过 smps vlxsmps 输出引脚提供的两个 vdd11 引脚上向vcore 馈电。然后，在每个 vdd11 引脚上需要一个 2.2 µh 线圈和 2.2 μf 电容。ldo 在有效时向 vcore 供电并使用vdd11 引脚上的相同去耦电容对其进行调节。
• 需要在每个 vdd11 引脚/焊球附近添加一个 100 nf 的去耦电容。
2.3 vdda、vddusb、vddio2 和 vdd 之间的供电排序
2.3.1 电源隔离
器件具有强大的复位系统，该系统可确保主电源(vdd)在释放 mcu 复位之前达到有效的工作范围。
此复位系统还负责隔离独立的电源域：vdda、vddusb、vddio2 和 vdd。此复位系统由 vdd 供电且在 vdd 达到最低电压（在最差条件下为 1 v）之前不工作。
为了避免在可用电源和 vdd（或接地）之前泄漏电流，在下电期间必须先将 vdd 供应至 mcu，最后再释放（有容差）（参见第 2.3.3 节 ）。
2.3.2 一般要求
在上电和下电阶段，必须遵守以下电源序列要求：
• 当 vdd 低于 1 v 时，其他电源（vdda、vddio2 和 vddusb）必须保持低于 vdd + 300 mv。
• 当 vdd 超过 1 v 时，所有电源均为独立。
提示 vbat 是独立的电源且没有限制与 vdd。所有电源干线可连接到一起。
2.3.3 下电阶段的特定条件
在下电阶段，vdd 仅在为 mcu 提供的能量仍低于 1 mj 时暂时低于其他电源。这使外部去耦电容在下电瞬态阶段以不同的时间常量放电（参见图 5）。
vddx（vdda、vddio2 或 vddusb）电源轨必须在 dd 之前关闭。
提示 在下电瞬态阶段，vddx 可仍临时超过 vdd（参见图 5）。
下电阶段向 mcu 提供能量的计算示例
如果 vddx 上的去耦电容总和为 10 μf 且 vdd 降至 1 v 以下，而 vddx 仍为 3.3 v，则去耦电容中的剩余能量为：
e = ½ c x v2 = ½ x 10-5 x 3.32 = 0.05 mj
去耦电容中的剩余能量低于 1 mj，因此，可接受 mcu 对其进行吸收。
2.4 复位和电源监控
2.4.1 欠压复位（bor）
器件具有欠压复位(bor)电路。除关断模式外，bor 在所有功耗模式下均激活，且不可禁用。bor 监测备份域电源电压，即在存在时为 vdd，不存在时为 vbat。
通过选项字节，可对 5 个 bor 阈值进行选择。
上电期间，bor 将使器件保持复位状态，直到电源电压 vdd 达到指定的 vborx 阈值。当 vdd 降至所选阈值以下时，将使器件复位。当 vdd 高于 vborx 上限时，释放器件复位，系统可以启动。
有关欠压复位阈值的详细信息，参见数据手册的电气特性部分。
2.4.2 系统复位
除了寄存器 rcc_csr 中的复位标志和备份域中的寄存器外，系统复位会将其它全部寄存器都复位为复位值。
只要发生以下事件之一，就会产生系统复位（参见参考手册以了解更多详细信息）：
• nrst 引脚低电平（外部复位）
• 窗口看门狗事件（wwdg 复位）
• 独立看门狗事件（iwdg 复位）
• 软件复位
• 低功耗模式安全复位
• 选项字节加载复位
• 欠压复位
这些源均作用于 nrst 引脚，该引脚在时延阶段中始终保持低电平。通过启动选项字节选择复位服务入口向量。
芯片内部的复位信号会向 nrst 引脚上输出一个低电平脉冲。脉冲发生器可确保每个内部复位源的复位脉冲都至少持续 20 µs。对于外部复位，在 nrst 引脚处于低电平时产生复位脉冲。
内部复位情况下，内部上拉 rpu 失效，从而节约功耗。
2.4.3 备份域复位
只要发生以下事件之一，就会产生备份域复位：
• 软件复位，通过在 rcc_bdcr 寄存器中设置 bdrst 位来触发
• 在电源 vdd 和 vbat 都已掉电后，其中任何一个又再上电
备份域复位仅影响 lse 振荡器、rtc 和 tamp、备份寄存器、备份 sram、rcc_bdcr 和 pwr_bdcr1 寄存器。
3、封装
3.1 封装总览
封装选择必须考虑一些主要取决于应用的限制。
下面汇总了最常见的一些限制：
• 需要的接口数量：部分封装可能缺乏某些接口。某些接口组合在有的封装上可能没有。
• pcb 技术限制：窄间距和高焊球密度可能要求更多的 pcb 层数和更高级的 pcb。
• 封装高度
• 可用的 pcb 面积
• 噪声发射或者高速接口的信号完整性
• 更小的封装通常具有更好的信号完整性。由于窄间距和高焊球密度需要多层 pcb，这样可以有更好的电源/地分布，因此这一点得到进一步增强。
• 与其它器件的兼容性
3.2 引脚排列总览
caution: 在上表的几乎所有电源引脚中，有 smps 和无 smps 的 stm32u575/585 封装彼此无法兼容。
示例：在有 smps 的封装上，vddio2 为引脚号 130。而在无 smps 的封装上，引脚 130 映射到vss 引脚。这意味着在 smps 插座上安装传统封装时，系统短路。
4、时钟
可以使用下列时钟源来驱动系统时钟 (sysclk)：
• hsi16：高速内部 16 mhz rc 振荡器时钟
• msis：多种速率内部 rc 振荡器时钟
• hse：高速外部晶振或时钟，从 4 到 50 mhz
• pll1 时钟从复位中启动后，msis 用作系统时钟源，配置为 4 mhz。
器件具有以下附加时钟源：
• msik：多种速率内部 rc 振荡器时钟，用于外设内核时钟
• lsi：32 khz 低速内部 rc，该 rc 用于驱动独立看门狗，也可选择提供给 rtc 用于停机和待机模式下的自动唤醒
• lse：32.768 khz 低速外部晶振或时钟，用于驱动实时时钟(rtc_ck)
• hsi48：内部 48 mhz rc，该 rc 用于潜在驱动 otg fs、sdmmc 和 rng
• shsi：安全高速内部 rc，该 rc 用于驱动安全 aes (saes)。
• pll2 和 pll3 时钟
对于每个时钟源来说，在未使用时都可单独开启或者关闭，以降低功耗。多个预分频器可用于配置 ahb 和 apb 频率域，最大频率为 160 mhz。
4.1 hse 时钟
高速外部时钟信号(hse)有以下几个时钟源：
• hse 外部晶振/陶瓷谐振器
• hse 用户外部时钟，提供 osc_in 引脚
谐振器和负载电容必须尽可能地靠近振荡器的引脚，以尽量减小输出失真和起振稳定时间。负载电容值必须根据所选振荡器的不同做适当调整。
4.1.1 外部晶振/陶瓷谐振器（hse 晶振）
4 到 50 mhz 外部振荡器的优点是可以生成一个精度非常高的主时钟。相关的硬件配置如表 3 所示。有关详细信息，请参见数据手册的电气特性部分。
4.1.2 外部时钟源（hse 旁路）
在此模式下，必须提供外部时钟源，频率高达 50 mhz。必须使用占空比约为 40%至 60%的外部时钟信号（方波、正弦波或三角波）来驱动 osc_in 引脚，具体取决于频率（参考数据手册），同时 osc_out 引脚可用作 gpio
使用（请参见表 3）。
提示 有关引脚可用性的详细信息，请参见数据手册的引脚排列部分。要最大程度降低功耗，建议采用方波信号。
4.2 hsi16 时钟
hsi16 时钟信号是从 16 mhz 内部 rc 振荡器生成的。hsi16 rc 振荡器以低成本提供时钟源（无需使用外部元件）。它还比 hse 晶振具有更快的启动时间。但即使校准后，频率也不如外部晶振或陶瓷谐振器的频率精度高。
hsi16 时钟还可作为备份时钟源（辅助时钟）使用，以防 hse 晶振发生故障。
有关更多详细信息，请参见参考手册的“时钟安全系统(css)”部分。
4.3 msi（msis 和 msik）时钟
msi 由四个内部 rc 振荡器组成：msirc0 (48 mhz)、msirc1 (4 mhz)、msirc2 (3.072 mhz)和 msirc3 (400khz)。每个振荡器提供一个预分频器，从而提供 1、2、3 或 4 分频。
由这些分频振荡器生成两个输出时钟：
• msis，可选择作为系统时钟
• msik，可由一些外设选择作为内核时钟
可由软件分别使用 rcc_icscr1 寄存器中的 msisrange [3:0]和 msikrange [3:0]字段（且 msirgsel = 1）来调整 msis 和 msik 频率范围。提供十六个频率范围，由四个内部 rc 生成（参见参考手册以了解更多详细信息）。
如果 hse 晶振发生故障，则 msi 时钟还可作为备份时钟源（辅助时钟）（参见参考手册中的“时钟安全系统(css)”部分）。
msi 振荡器可提供一个低成本（无外部元件）低功耗的时钟源。此外，当和 lse 一起用于 pll 模式时，msi 可提供一个非常精确的时钟源，该时钟源可用于 usb otg-fs 外设，并且向 pll 反馈，使系统以最大速率 160 mhz 运行。
利用 lse 进行硬件自动校准（pll 模式）
当应用中存在 32.768 khz 外部振荡器时，msis 或 msik 可配置为 pll 模式。此模式已启用，如下所示：
• 对于 msis：在 rcc_cr 寄存器中将 msipllen 位置为 1
• 对于 msik：在 rcc_cr 寄存器中将 msipllen 位置为 0
如果 msis 和 msik 范围是从同一 msirc 源生成的，则 pll 模式应用于 msis 和 msik。当配置为 pll 模式时，msis 或 msik 可利用 lse 自动校准。该模式可用于所有 msi 频率范围。48 mhz 时，处于 pll 模式的 msik 可用于 usb otg fs 器件，不需要外部高速晶振。
关于如何测量 msi 频率偏移的更多详细信息，参见参考手册的“利用 tim15/tim16/tim17 的内部/外部时钟测量”部分。
4.4 lse 时钟
lse 晶振是 32.768 khz 低速外部晶振或陶瓷谐振器（参见表 3）。它为 rtc（实时时钟）外设提供低功耗且精度高的时钟源，用于时钟/日历或其他定时功能。
使用 rcc_bdcr 寄存器中的 lsedrv[1:0]位，可在运行时更改晶振驱动强度，以实现稳定性、短启动时间和低功耗之间的最佳平衡。
外部时钟源（lse 旁路）
在此模式下，必须提供频率高达 1 mhz 的外部时钟源。必须使用占空比约为 50%的外部时钟信号（方波、正弦波或三角波）来驱动 osc32_in 引脚，同时 osc32_out 引脚可以作为 gpio 使用（参见表 3）。
5、自举配置
5.1 启动模式选择
启动时，可通过 boot0 引脚、nboot0 和nsbootaddx[24:0]/secbootadd0[24:0]选项字节来选择启动存储器地址，启动地址包括：
• 从用户 flash 存储器中的任何地址启动
• 从系统存储器启动（自举程序）
• 从嵌入式 sram 中的任何地址启动
• 从根安全服务(rss)启动
boot0 值可能来自 ph3-boot0 引脚或选项位，具体取决于在需要时释放 gpio 焊盘的用户选项位的值。
当通过复位 tzen 选项位(tzen = 0)禁用 trustzone®时，启动空间如下表中详述。
当通过设置 tzen 选项位（tzen = 1）启用 trustzone 时，启动空间必须位于安全区域。secbootadd0[24:0]选项字节用于选择启动安全内存地址。可通过设置 boot_lock 选项位选择唯一的启动条目选项。所有其他启动选项将被忽略。
下表详细介绍了启用 trustzone 时的自举模式。
5.2 嵌入式加载程序和 rss
嵌入式自举程序位于系统存储器中，由意法半导体在生产阶段编程。它被用来通过使用下列串行接口之一重新编程：
• usart：引脚 pa9/pa10 上的 usart1，引脚 pa2/pa3 上的 usart2，引脚 pc10/pc11 上的 usart3
• i2c：引脚 pb6/pb7 上的 i2c1，引脚 pb10/pb11 上的 i2c2 和引脚 pc0/pc1 上的 i2c3
• spi：引脚 pa4/pa5/pa6/pa7 上的 spi1、引脚 pb12/pb13/pb14/pb15 上的 spi2 和引脚 pb5/pg9/pg10/pg12 上的 spi3
• 引脚 pb8/pb9 上的 fdcan1
• 引脚 pa11/pa12 上的 usb，通过 dfu（器件固件升级）在器件模式中使用
有关 stm32 加载程序的更多详细信息，请参见应用笔记《stm32 微控制器系统存储器自举模式》(an2606)。
rss（根安全服务）嵌入在名为“安全信息块”的 flash 存储区，在 st 生产期间编程。
例如，rss 使用 rss 扩展固件(rsse sfi)启用 sfi（安全固件安装）。当生产被分包给第三方时，该特性允许客户保护烧写到 stm32 器件的固件的机密性。参照应用笔记安全固件安装（sfi）概述（an4992）。
在通过 tzen 选项位启用 trustzone 后，rss 在所有器件上可用。
6、调试管理
串行线/jtag 调试端口(swj-dp)是 arm 标准 coresight™调试端口。
主机/目标接口为连接主机与应用板的硬件设备。此接口由三部分组成：硬件调试工具、串行线连接器，以及连接主机与调试工具的电缆。
下图显示了主机到开发板的连接。
6.1 swj-dp（串行线和 jtag 调试端口）
swj-dp 整合了：
• jtag‑dp，提供用于连接到 ahp-ap 端口的 5 引脚标准 jtag 接口
• sw-dp，提供用于连接到 ahp-ap 端口的 2 引脚（时钟+数据）接口
在 swj-dp 中，sw-dp 的 2 个 jtag 引脚与 jtag-dp 的 5 个 jtag 引脚中的部分引脚复用。
提示 所有 swj-dp 端口 io 都可以通过软件重新配置为其他功能，不过在这种情况下不能再进行调试。
6.2 引脚排列和调试端口引脚
器件的不同封装有不同的有效引脚数。因此，一些与引脚可用性有关的功能可能会因封装不同而不同。
6.2.1 swj-dp 引脚
五个引脚被用作 swj-dp 的输出，作为 gpio（通用 i/o）的复用功能。所有封装（如下表详述）都提供这些引脚。
6.2.2 灵活的 swj-dp 引脚分配
复位（sysresetn 或 poresetn）后，将用于 swj-dp 的全部 5 个引脚指定为专用引脚，可供调试工具立即使用。
提示 除非由调试工具明确编程，否则不分配跟踪输出。
下表显示释放一些引脚的多种可能性（有关更多详细信息，参见参考手册）。
6.2.3 jtag 引脚上的内部上拉和下拉电阻
jtag 输入引脚不得悬空，因为这些引脚直接连接到用于控制调试模式功能的触发器。还必须特别注意swclk/tck 引脚，该引脚直接连接到一些触发器的时钟。
为避免 i/o 电平浮空，器件在 jtag 输入引脚上嵌入以下内部电阻：
• jntrst：内部上拉
• jtdi：内部上拉
• jtms/swdio：内部上拉
• tck/swclk：内部下拉
用户软件释放 jtag i/o 后，gpio 控制器便会重新对其进行控制，然后，软件可将这些 i/o 作为标准 gpio。
gpio 控制寄存器的复位状态会将 i/o 置于以下同等状态：
• jntrst：输入上拉
• jtdi：输入上拉
• jtms/swdio：输入上拉
• jtck/swclk：输入下拉
• jtdo：输入浮空
提示 jtag ieee 标准建议在 tdi、tms 和 ntrst 上增加上拉电阻，但对 tck 没有特殊建议。然而，就器件而言，针对 jtck 采用了集成的下拉电阻。由于带有上拉和下拉电阻，因此无需添加外部电阻。
6.2.4 使用标准 jtag 连接器的 swj-dp 连接
下图显示了器件和标准 jtag 连接器之间的连接。
6.3 串行线调试 (swd) 引脚分配
所有封装（如下表详述）都提供相同的 swd 引脚分配。
复位后，将用于 swd 的引脚指定为专用引脚，可供调试工具立即使用。但是，mcu 为禁用 swd 提供了可能，因此可释放相关引脚供 gpio 使用。
有关如何禁用 swd 端口的更多详细信息，请参见参考手册的“i/o 引脚复用功能复用器和映射”部分。
6.3.1 swd 引脚上的内部上拉和下拉
用户软件释放 swd i/o 后，gpio 控制器便会控制它。gpio 控制寄存器的复位状态会将 i/o 置于同等状态：
• swdio：复用功能上拉
• swclk：复用功能下拉
由于带有上拉和下拉电阻，因此无需添加外部电阻。
6.3.2 使用标准 swd 连接器的 swd 端口连接
下图显示了器件和标准 swd 连接器之间的连接。
7、 建议
7.1 pcb（印刷电路板）
由于技术原因，最好使用多层 pcb 的单独一层专用于接地（vss），另一层专用于 vdd 供电。
这提供了不错的去耦和屏蔽效果。对于很多应用，由于经济原因不能使用此类板。在这种情况下，主要要求就是要确保接地和供电有良好的结构。
7.2 元件位置
pcb 的初始布局必须将电路分为不同模块：
• 高电流电路
• 低电压电路
• 数字元件电路
• 根据电路的 emi 影响分离电路，以降低因 pcb 上的交叉耦合产生的噪音
7.3 接地和供电
必须遵守与接地相关的以下规则：
• 使每个块（噪声、低电平敏感、数字或其他）单独接地。
• 将所有接地返回为一个点。
• 避免出现环路（或确保其具有最小面积）。
为提高模拟性能，用户必须对 vdd 和 vdda 使用单独的电源，将去耦电容放置在离器件尽可能近的位置。
供电（vss、vdd、vssa、vdda、vddusb、vddio2 或 vddsmps）必须靠近地线实现，以最小化供电环的面积。这是因为供电环起到了天线及 emi 主发收的作用。所有无元件的 pcb 区域都必须填充额外的接地，以创造屏蔽环境（尤其是当使用单层 pcb 时）。
7.4 去耦
所有供电和接地引脚都必须适当连至供电电源。这些连接（包括焊盘、线和过孔）都必须有尽可能低的阻抗。典型情况下，这可通过使用粗的线宽做到，最好在多层 pcb 中使用专用供电层。
此外，每个供电电源对都必须使用滤波陶瓷电容（100 nf）及约 10 µf 的钽电容或陶瓷电容去耦，两个电容并联在器件上。
在某些封装中，多个 vdd 引脚使用同一个 vss 引脚，而不是一对电源引脚（每个 vdd 对应一个vss）。这种情况下，电容必须处于每个 vdd 引脚和公共 vss 引脚之间。这些电容必须放置在 pcb 尽可能接近适当引脚的位置，或在这些引脚下面 pcb 的底层。其典型值为 10 至 100 nf，但准确值取决于应用需要。
下图显示了这种 vdd/vss 引脚对的典型布局。
7.5 其它信号
当设计应用时，可通过仔细研究以下几点来提高 emc 性能：
• 临时扰动会永久影响运行过程的信号（中断和握手选通信号就是这个情况，但 led 指令不是这个情况）
对于这些信号，可使用周围接地跟踪、更短的长度、无噪声、附近敏感跟踪（串扰影响）提高 emc 性能。
对于数字信号，两个逻辑状态必须达到可能的最佳电气边界。建议使用慢速施密特触发器消除寄生状态。
• 噪声信号（例如：时钟）
• 敏感信号（例如：高阻）
7.6 不使用的 i/o 和特性
所有微控制器都是为多种应用设计的，通常一个应用不会使用 100 %的 mcu 资源。
为了提高 emc 性能和避免额外功耗，器件不使用的功能必须禁用且与时钟树断开连接，如下所示：
• 不使用的时钟源必须禁用。
• 不使用的 i/o 不得浮空。
• 不使用的 i/o 引脚必须由软件配置为模拟输入，且必须通过外部或内部上拉或下拉连接到固定逻辑电平 0 或1，或使用软件配置为输出模式。
8、 参考设计
8.1 说明
下图中显示的参考设计基于 lqfp144 中的 stm32u575/585 器件。使用第 8.2 节 中给出的引脚对应关系，可将不同封装的任何 stm32u575/585 器件定制此参考设计。
时钟
两个时钟源用于 mcu（参见第 4 节 以了解更多详细信息）：
• lse：x2 - 32.768 khz 晶振用于嵌入式 rtc
• hse：x1– 16 mhz 晶振，用于 mcu
更多详细信息，参见第 4 节 。
复位
复位信号在第 8.2 节 中显示的参考设计图中为低电平有效。
复位源包括：
• 复位按钮（b1）
• 调试工具通过连接器 cn1 连接
更多详细信息，参见第 2.4 节 。
自举模式
用户可以在板上添加一个开关，以更改自举选项。
更多详细信息，参见第 5 节 。
提示 当从待机模式唤醒时，boot 引脚被采样，且用户必须注意其值。
swd 接口
参考设计显示了 stm32u575/585 器件和标准 swd 连接器之间的连接。
更多详细信息，参见第 6 节 。
提示 建议连接复位引脚，以便能从工具复位应用。
电源
更多详细信息，参见第 2 节 。
8.2 元件参考
下表列出了 stm32u5 参考设计的组件（基于 stm32u5 nucleo 板）：
• 包括在无 smps 的 stm32u575xx 器件上（参见图 12）
• 包括在有 smps 的 stm32u575xxq 器件上（参见图 13）
来源：stm32单片机
免责声明：本文为转载文章，转载此文目的在于传递更多信息，版权归原作者所有。本文所用视频、图片、文字如涉及作品版权问题，请联系小编进行处理
HDMI分配器可以支持输出不同分辨率吗？
物联网数据显示中国经济加速回暖
OpenHarmony城市技术论坛第5站——张掖站：数智计算赋能新能源产业，议程揭晓，敬请期待！
包含线性化的输入旁路电路(XTR112/XTR114)
智能便携的移动支付POS设备，能应对多种支付方式
应用笔记 | STM32U575/585 MCU 硬件开发入门
SIA：9月全球半导体销售额环比增长1.9%，连7个月增长
抓住柔性智能时代的增长机遇，节卡机器人入选“上海市重点服务独角兽企业”榜单
关于存算一体，我们和ChatGPT聊了聊
1600kfa变压器需要多大的电容器补偿
搭载着5G应用场景，2020年春运将迈入智能时代
各国加速光刻机自主化 未来ASML不在一家独大
音频信号分析仪系统电路设计
孙正义的2020：继续大刀阔斧募资，押宝人工智能产业
海尔智家实现逆市增长，智家品牌市场份额达到23.4%
一加9pro值得买吗？开箱评测一加9pro 参数配置加载哈苏支持
zuk z2 pro评测 看似朴实无华内在却很丰富
生物识别+防盗门，让你出门防盗安全无忧
用C语言如何判断栈的增长方向呢
Elirtex平台正在通过在线加密货币投资来吸引资金