如何制作一个简易的Sigma Delta ADC？
本文为备战电赛的案例之一，涉及到的知识技能：
fpga的使用
adc的原理及构成
pwm的产生
比较器的应用
数字滤波器的使用
使用的平台：
多数fpga芯片上没有adc的功能，而一些应用则需要用到adc对一些模拟信号，比如直流电压等进行量化，有没有特别简单、低成本的实现方法呢？
在要求转换速率不高的情况下，完全可以借助一颗高速比较器（成本只有几毛钱）来实现对模拟信号的量化，lattice的官网上一篇文章就介绍了如何制作一个简易的sigma delta adc，如果fpga能够提供lvds的接口，连外部的高速比较器都可以省掉。由于我们的小脚丫fpga核心模块在设计的时候没有考虑到lvds的应用场景，所以还是需要搭配一个高速的比较器来实现lattice官网上推荐的简易sigma delta adc的功能。
让小脚丫fpga通过锁相环pll运行于120mhz的主时钟（还可以更高，提速到240mhz、360mhz都应该没有问题），测试1khz以内的模拟信号是没有问题的。
lattice的官网上就可以下载到简易sigma delta adc的verilog源代码，可以非常方便地用在其它品牌、其它系列的fpga上。
下面的截图就是采用120mhz的主时钟实现的对1khz模拟信号的采样，并通过dds/dac输出，口袋仪器m2000采集并显示的模拟信号波形。
m2000口袋仪器显示的1khz的波形
工作原理
详细的工作原理介绍可以参考项目https://www.eetree.cn/project/detail/255 及项目页面中的参考资料，在这里以几幅图片来示例一下。
简易sigma delta adc的工作原理
直接连接 - 被测模拟信号的幅度范围为0-3.3v
通过电阻分压网络输入，并在比较器+端提供参考电压，则被采集模拟信号的电压变化范围可以扩展
简易sigma delta adc的性能与逻辑电路的工作频率
在不同的fpga平台上消耗的逻辑资源
以下就是我们的电赛综合训练板上简易sigma delta adc部分的电路连接
核心代码：
顶层调用代码：
wire ［7:0］ sd_adc_out; // sigma delta adc data output
wire sample_rdy; // flag for adc conversion
adc_top my_adc（.clk_in（clk_hs），.rstn（1‘b1），.digital_out（sd_adc_out）， .analog_cmp（comp_in），.analog_out（ad_pwm），.sample_rdy（sample_rdy））;
assign dac_data = sd_adc_out;assign dac_clk = clk_hs; //120mhz generated by pll
sigma delta adc顶层程序
//*********************************************************************//// adc top level module////*********************************************************************
module adc_top （ clk_in， rstn， digital_out， analog_cmp， analog_out， sample_rdy）;
parameter adc_width = 8， // adc convertor bit precisionaccum_bits = 10， // 2^accum_bits is decimation rate of accumulatorlpf_depth_bits = 3， // 2^lpf_depth_bits is decimation rate of averagerinput_topology = 1; // 0： direct： analog input directly connected to + input of comparitor // 1： network:analog input connected through r divider to - input of comp.
//input portsinput clk_in; // 62.5mhz on control demo boardinput rstn; input analog_cmp; // from lvds buffer or external comparitor
//output portsoutput analog_out; // feedback to rc networkoutput sample_rdy;output ［7:0］ digital_out; // connected to led field on control demo bd.
//**********************************************************************//// internal wire & reg signals////**********************************************************************wire clk;wire analog_out_i;wire sample_rdy_i;wire ［adc_width-1:0］ digital_out_i;wire ［adc_width-1:0］ digital_out_abs;
assign clk = clk_in;
//***********************************************************************//// ssd adc using onboard lvds buffer or external comparitor////***********************************************************************sigmadelta_adc #（ .adc_width（adc_width）， .accum_bits（accum_bits）， .lpf_depth_bits（lpf_depth_bits） ）ssd_adc（ .clk（clk）， .rstn（rstn）， .analog_cmp（analog_cmp）， .digital_out（digital_out_i）， .analog_out（analog_out_i）， .sample_rdy（sample_rdy_i） ）;
assign digital_out_abs = input_topology ？ ~digital_out_i ： digital_out_i;
//***********************************************************************//// output assignments////***********************************************************************
assign digital_out = ~digital_out_abs; // invert bits for led display assign analog_out = analog_out_i;assign sample_rdy = sample_rdy_i;
endmodule
sigma delta adc主程序
//*********************************************************************//// ssd top level module////*********************************************************************
module sigmadelta_adc （ clk， rstn， digital_out， analog_cmp， analog_out， sample_rdy）;
parameter adc_width = 8， // adc convertor bit precisionaccum_bits = 10， // 2^accum_bits is decimation rate of accumulatorlpf_depth_bits = 3; // 2^lpf_depth_bits is decimation rate of averager
//input portsinput clk; // sample rate clockinput rstn; // async reset， asserted lowinput analog_cmp ; // input from lvds buffer （comparitor）
//output portsoutput analog_out; // feedback to comparitor input rc circuitoutput sample_rdy; // digital_out is readyoutput ［adc_width-1:0］ digital_out; // digital output word of adc
//**********************************************************************//// internal wire & reg signals////**********************************************************************reg delta; // captured comparitor outputreg ［accum_bits-1:0］ sigma; // running accumulator valuereg ［adc_width-1:0］ accum; // latched accumulator valuereg ［accum_bits-1:0］ counter; // decimation counter for accumulatorreg rollover; // decimation counter terminal countreg accum_rdy; // latched accumulator value ’ready‘
//***********************************************************************//// ssd ’analog‘ input - pwm//// external comparator generates high/low value////***********************************************************************
always @ （posedge clk）begin delta 《= analog_cmp; // capture comparitor outputend
assign analog_out = delta; // feedback to comparitor lpf
//***********************************************************************//// accumulator stage//// adds pwm positive pulses over accumulator period////***********************************************************************
always @ （posedge clk or negedge rstn）begin if（ ~rstn ） begin sigma 《= 0; accum 《= 0; accum_rdy 《= 0; end else begin if （rollover） begin // latch top adc_width bits of sigma accumulator （drop lsbs） accum 《= sigma［accum_bits-1:accum_bits-adc_width］; sigma 《= delta; // reset accumulator， prime with current delta value end else begin if （&sigma ！= 1’b1） // if not saturated sigma 《= sigma + delta; // accumulate end accum_rdy 《= rollover; // latch ‘rdy’ （to align with accum） endend
//***********************************************************************//// box filter average//// acts as simple decimating low-pass filter////***********************************************************************
box_ave #（ .adc_width（adc_width）， .lpf_depth_bits（lpf_depth_bits））box_ave （ .clk（clk）， .rstn（rstn）， .sample（accum_rdy）， .raw_data_in（accum）， .ave_data_out（digital_out）， .data_out_valid（sample_rdy））;
//************************************************************************//// sample control - accumulator timing// //************************************************************************
always @（posedge clk or negedge rstn）begin if（ ~rstn ） begin counter 《= 0; rollover 《= 0; end else begin counter 《= counter + 1; // running count rollover 《= &counter; // assert ‘rollover’ when counter is all 1‘s endendendmodule
数字低通滤波器模块，做平滑滤波
//*********************************************************************//// ’box‘ average //// standard mean average calculation// can be modeled as fir low-pass filter where // all coefficients are equal to ’1‘。////*********************************************************************
module box_ave （ clk， rstn， sample， raw_data_in， ave_data_out， data_out_valid）;
parameter adc_width = 8， // adc convertor bit precisionlpf_depth_bits = 4; // 2^lpf_depth_bits is decimation rate of averager
//input portsinput clk; // sample rate clockinput rstn; // async reset， asserted lowinput sample; // raw_data_in is good on rising edge， input ［adc_width-1:0］ raw_data_in; // raw_data input
//output portsoutput ［adc_width-1:0］ ave_data_out; // ave data outputoutput data_out_valid; // ave_data_out is valid， single pulse
reg ［adc_width-1:0］ ave_data_out; //**********************************************************************//// internal wire & reg signals////**********************************************************************reg ［adc_width+lpf_depth_bits-1:0］ accum; // accumulatorreg ［lpf_depth_bits-1:0］ count; // decimation countreg ［adc_width-1:0］ raw_data_d1; // pipeline register
reg sample_d1， sample_d2; // pipeline registersreg result_valid; // accumulator result ’valid‘wire accumulate; // sample rising edge detectedwire latch_result; // latch accumulator result
//***********************************************************************//// rising edge detection and data alignment pipelines////***********************************************************************always @（posedge clk or negedge rstn）begin if（ ~rstn ） begin sample_d1 《= 0; sample_d2 《= 0; raw_data_d1 《= 0; result_valid 《= 0; end else begin sample_d1 《= sample; // capture ’sample‘ input sample_d2 《= sample_d1; // delay for edge detection raw_data_d1 《= raw_data_in; // pipeline result_valid 《= latch_result; // pipeline for alignment with result endend
assign accumulate = sample_d1 && ！sample_d2; // ’sample‘ rising_edge detectassign latch_result = accumulate && （count == 0）; // latch accum. per decimation count
//***********************************************************************//// accumulator depth counter////***********************************************************************always @（posedge clk or negedge rstn）begin if（ ~rstn ） begin count 《= 0; end else begin if （accumulate） count 《= count + 1; // incr. count per each sample endend
//***********************************************************************//// accumulator////***********************************************************************always @（posedge clk or negedge rstn）begin if（ ~rstn ） begin accum 《= 0; end else begin if （accumulate） if（count == 0） // reset accumulator accum 《= raw_data_d1; // prime with first value else accum 《= accum + raw_data_d1; // accumulate end end //***********************************************************************//// latch result//// ave = （summation of ’n‘ samples）/’n‘ is right shift when ’n‘ is power of two////***********************************************************************always @（posedge clk or negedge rstn）begin if（ ~rstn ） begin ave_data_out 《= 0; end else if （latch_result） begin // at end of decimation period.。. ave_data_out 《= accum 》》 lpf_depth_bits; // 。.. save accumulator/n result endend
assign data_out_valid = result_valid; // output assignment
endmodule
原文标题：如何在fpga上用一个比较器实现adc的功能？
文章出处：【微信公众号：fpga入门到精通】欢迎添加关注！文章转载请注明出处。
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下面的截图就是采用120mhz的主时钟实现的对1khz模拟信号的采样，并通过dds/dac输出，口袋仪器m2000采集并显示的模拟信号波形。
m2000口袋仪器显示的1khz的波形
工作原理
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wire ［7:0］ sd_adc_out; // sigma delta adc data output
wire sample_rdy; // flag for adc conversion
adc_top my_adc（.clk_in（clk_hs），.rstn（1‘b1），.digital_out（sd_adc_out）， .analog_cmp（comp_in），.analog_out（ad_pwm），.sample_rdy（sample_rdy））;
assign dac_data = sd_adc_out;assign dac_clk = clk_hs; //120mhz generated by pll
sigma delta adc顶层程序
//*********************************************************************//// adc top level module////*********************************************************************
module adc_top （ clk_in， rstn， digital_out， analog_cmp， analog_out， sample_rdy）;
parameter adc_width = 8， // adc convertor bit precisionaccum_bits = 10， // 2^accum_bits is decimation rate of accumulatorlpf_depth_bits = 3， // 2^lpf_depth_bits is decimation rate of averagerinput_topology = 1; // 0： direct： analog input directly connected to + input of comparitor // 1： network:analog input connected through r divider to - input of comp.
//input portsinput clk_in; // 62.5mhz on control demo boardinput rstn; input analog_cmp; // from lvds buffer or external comparitor
//output portsoutput analog_out; // feedback to rc networkoutput sample_rdy;output ［7:0］ digital_out; // connected to led field on control demo bd.
//**********************************************************************//// internal wire & reg signals////**********************************************************************wire clk;wire analog_out_i;wire sample_rdy_i;wire ［adc_width-1:0］ digital_out_i;wire ［adc_width-1:0］ digital_out_abs;
assign clk = clk_in;
//***********************************************************************//// ssd adc using onboard lvds buffer or external comparitor////***********************************************************************sigmadelta_adc #（ .adc_width（adc_width）， .accum_bits（accum_bits）， .lpf_depth_bits（lpf_depth_bits） ）ssd_adc（ .clk（clk）， .rstn（rstn）， .analog_cmp（analog_cmp）， .digital_out（digital_out_i）， .analog_out（analog_out_i）， .sample_rdy（sample_rdy_i） ）;
assign digital_out_abs = input_topology ？ ~digital_out_i ： digital_out_i;
//***********************************************************************//// output assignments////***********************************************************************
assign digital_out = ~digital_out_abs; // invert bits for led display assign analog_out = analog_out_i;assign sample_rdy = sample_rdy_i;
endmodule
sigma delta adc主程序
//*********************************************************************//// ssd top level module////*********************************************************************
module sigmadelta_adc （ clk， rstn， digital_out， analog_cmp， analog_out， sample_rdy）;
parameter adc_width = 8， // adc convertor bit precisionaccum_bits = 10， // 2^accum_bits is decimation rate of accumulatorlpf_depth_bits = 3; // 2^lpf_depth_bits is decimation rate of averager
//input portsinput clk; // sample rate clockinput rstn; // async reset， asserted lowinput analog_cmp ; // input from lvds buffer （comparitor）
//output portsoutput analog_out; // feedback to comparitor input rc circuitoutput sample_rdy; // digital_out is readyoutput ［adc_width-1:0］ digital_out; // digital output word of adc
//**********************************************************************//// internal wire & reg signals////**********************************************************************reg delta; // captured comparitor outputreg ［accum_bits-1:0］ sigma; // running accumulator valuereg ［adc_width-1:0］ accum; // latched accumulator valuereg ［accum_bits-1:0］ counter; // decimation counter for accumulatorreg rollover; // decimation counter terminal countreg accum_rdy; // latched accumulator value ’ready‘
//***********************************************************************//// ssd ’analog‘ input - pwm//// external comparator generates high/low value////***********************************************************************
always @ （posedge clk）begin delta 《= analog_cmp; // capture comparitor outputend
assign analog_out = delta; // feedback to comparitor lpf
//***********************************************************************//// accumulator stage//// adds pwm positive pulses over accumulator period////***********************************************************************
always @ （posedge clk or negedge rstn）begin if（ ~rstn ） begin sigma 《= 0; accum 《= 0; accum_rdy 《= 0; end else begin if （rollover） begin // latch top adc_width bits of sigma accumulator （drop lsbs） accum 《= sigma［accum_bits-1:accum_bits-adc_width］; sigma 《= delta; // reset accumulator， prime with current delta value end else begin if （&sigma ！= 1’b1） // if not saturated sigma 《= sigma + delta; // accumulate end accum_rdy 《= rollover; // latch ‘rdy’ （to align with accum） endend
//***********************************************************************//// box filter average//// acts as simple decimating low-pass filter////***********************************************************************
box_ave #（ .adc_width（adc_width）， .lpf_depth_bits（lpf_depth_bits））box_ave （ .clk（clk）， .rstn（rstn）， .sample（accum_rdy）， .raw_data_in（accum）， .ave_data_out（digital_out）， .data_out_valid（sample_rdy））;
//************************************************************************//// sample control - accumulator timing// //************************************************************************
always @（posedge clk or negedge rstn）begin if（ ~rstn ） begin counter 《= 0; rollover 《= 0; end else begin counter 《= counter + 1; // running count rollover 《= &counter; // assert ‘rollover’ when counter is all 1‘s endendendmodule
数字低通滤波器模块，做平滑滤波
//*********************************************************************//// ’box‘ average //// standard mean average calculation// can be modeled as fir low-pass filter where // all coefficients are equal to ’1‘。////*********************************************************************
module box_ave （ clk， rstn， sample， raw_data_in， ave_data_out， data_out_valid）;
parameter adc_width = 8， // adc convertor bit precisionlpf_depth_bits = 4; // 2^lpf_depth_bits is decimation rate of averager
//input portsinput clk; // sample rate clockinput rstn; // async reset， asserted lowinput sample; // raw_data_in is good on rising edge， input ［adc_width-1:0］ raw_data_in; // raw_data input
//output portsoutput ［adc_width-1:0］ ave_data_out; // ave data outputoutput data_out_valid; // ave_data_out is valid， single pulse
reg ［adc_width-1:0］ ave_data_out; //**********************************************************************//// internal wire & reg signals////**********************************************************************reg ［adc_width+lpf_depth_bits-1:0］ accum; // accumulatorreg ［lpf_depth_bits-1:0］ count; // decimation countreg ［adc_width-1:0］ raw_data_d1; // pipeline register
reg sample_d1， sample_d2; // pipeline registersreg result_valid; // accumulator result ’valid‘wire accumulate; // sample rising edge detectedwire latch_result; // latch accumulator result
//***********************************************************************//// rising edge detection and data alignment pipelines////***********************************************************************always @（posedge clk or negedge rstn）begin if（ ~rstn ） begin sample_d1 《= 0; sample_d2 《= 0; raw_data_d1 《= 0; result_valid 《= 0; end else begin sample_d1 《= sample; // capture ’sample‘ input sample_d2 《= sample_d1; // delay for edge detection raw_data_d1 《= raw_data_in; // pipeline result_valid 《= latch_result; // pipeline for alignment with result endend
assign accumulate = sample_d1 && ！sample_d2; // ’sample‘ rising_edge detectassign latch_result = accumulate && （count == 0）; // latch accum. per decimation count
//***********************************************************************//// accumulator depth counter////***********************************************************************always @（posedge clk or negedge rstn）begin if（ ~rstn ） begin count 《= 0; end else begin if （accumulate） count 《= count + 1; // incr. count per each sample endend
//***********************************************************************//// accumulator////***********************************************************************always @（posedge clk or negedge rstn）begin if（ ~rstn ） begin accum 《= 0; end else begin if （accumulate） if（count == 0） // reset accumulator accum 《= raw_data_d1; // prime with first value else accum 《= accum + raw_data_d1; // accumulate end end //***********************************************************************//// latch result//// ave = （summation of ’n‘ samples）/’n‘ is right shift when ’n‘ is power of two////***********************************************************************always @（posedge clk or negedge rstn）begin if（ ~rstn ） begin ave_data_out 《= 0; end else if （latch_result） begin // at end of decimation period.。. ave_data_out 《= accum 》》 lpf_depth_bits; // 。.. save accumulator/n result endend
assign data_out_valid = result_valid; // output assignment
endmodule
原文标题：如何在fpga上用一个比较器实现adc的功能？
文章出处：【微信公众号：fpga入门到精通】欢迎添加关注！文章转载请注明出处。
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