低成本的采用FPGA实现SDH设备时钟芯片技术
介绍一种采用fpga（现场可编程门阵列电路）实现sdh（同步数字体系）设备时钟芯片设计技术，硬件主要由1 个fpga 和1 个高精度温补时钟组成．通过该技术，可以在fpga 中实现需要专用芯片才能实现的时钟芯片各种功能，而且输入时钟数量对比专用芯片更加灵活，实现该功能的成本降低三分之一．该技术实现的时钟输出完全符合itu-t g.813 标准，可广泛应用于各种sdh 设备中。
高速串行传输技术被越来越多的通信设备采用．高速数据传输对时钟的要求很高，而能满足高速传输需求的各种专业芯片不仅价格昂贵，而且功能单一，灵活性低，不能满足用户多样化的需求[1]．不同线路输入的时钟经过长距离传输，信号质量劣化程度不同，经过fpga 的serdes（串并转换）恢复出来的线路时钟质量不同．除此外，sdh 通信系统接入的输入信号线路数量不定，时钟芯片需要对不确定数量的线路时钟进行保持跟踪．虽然有相应的专用芯片来达到上述的目的，但是针对不同数量的线路时钟，导致专用芯片的灵活性有所欠缺，且成本较高，如达拉斯公司的ds3100 时钟芯片，输入的时钟数量最多只有6路；idt 公司的82v3399 芯片，输入的时钟数量最多只用8 路[2]．本研究的目的就是要解决上述技术中存在的问题，使用fpga 对sdh 中使用的时钟进行处理，完成时钟芯片功能。
1 系统硬件设计 系统硬件主要由2 部分构成：
1）19.44m 温补时钟：主要对fpga 提供19.44m 高精度低抖动时钟信号．
2）fpga：主要完成时钟的输入和输出，最终完成整个时钟芯片功能．
硬件及主要信号线连接示意图如图1 所示．
图1 硬件及主要信号线连接示意图
2 系统程序设计 fpga 设计中的主要功能模块如图2 所示。
图2 fpga 内部功能模块示意图
fpga 通过外部管脚和cpu 连接，cpu 通过提取各路sdh 信号的时钟质量开销符号s1 控制fpga 从各输入时钟选择1 路作为19.44m 线路时钟，选择器由fpga 内部查找表完成。
2.1 ck 模块（clock，时钟模块）设计
ck 模块将19.44m 线路时钟和19.44m 输出时钟分别分频为8k 的时钟，为pd（phase detect，鉴相模块）模块提供鉴相输入信号．在本设计中，分频功能由fpga 自带的锁相环实现．virtex-6 系列fpga 自带的锁相环输入和输出范围均为10~700mhz，接受抖动范围为0-10 ui[3]，可以实现倍频、分频、移相等功能，输出时钟和输入时钟同相，且具有时钟锁定指示信号。
2.2 pd 模块（phase detect，鉴相模块）设计
pd 模块对线路时钟和输出时钟进行鉴相，将指示线路时钟超前输出时钟的超前鉴相信号和指示线路钟时落后输出时钟的滞后鉴相信号输出给lf（low pass，低通模块）模块。有限状态机状态转移图如图3 所示。
如图3 所示，每个状态的输入由同一时刻采集的8k 线路时钟和8k 输出时钟状态组成．在空闲状态，当采集到输入为10 时，表示采集到8k线路时钟高电平，8k 输出时钟低电平，线路时钟超前输出时钟，进入超前状态，并输出超前鉴相信号；当采集到输入为01 时，表示采集到8k 线路时钟低电平，8k 输出时钟高电平，线路时钟滞后输出时钟，进入滞后状态，并输出滞后鉴相信号，其它输入保持空闲状态；在处于超前或滞后状态时，当输入为00 时，表示采集到8k 线路时钟低电平，8k 输出时钟低电平，进入空闲状态，当输入为11时，表示采集到8k 线路时钟高电平，8k 输出时钟高电平，进入暂停状态；在暂停状态，当输入为01时，表示表示采集到8k 线路时钟低电平，8k 输出时钟高电平，线路时钟超前输出时钟，跳转到超前状态；当输入为10 时，表示采集到8k 线路时钟高电平，8k 输出时钟低电平，线路时钟滞后输出时钟，跳转到滞后状态。
图3 pd 模块有限状态机状态转移图
2.3 lf 模块（low passs，低通模块）设计
低通模块是低通滤波器。为了防止时钟抖动带给pd 模块错误的鉴相结果，lf 模块对pd 模块的输出进行低通滤波，滤除高频分量后输出正确的选择结果。在本设计中，低通模块主要由两个10 比特位宽的计数器组成，分别命名为超前计数器和滞后计数器。计数器阈值为1023．每次pd 模块发出超前鉴相信号，则超前计数器加1，当pd 模块发出滞后鉴相信号，则滞后计数器加1．当超前计数器记满1023 后，则复位超前计数器，并同时向dco模块（digital control，数字控制）发出超前控制信号；当滞后计数器记满1023 后，则复位滞后计数器，并同时向dco 模块发出滞后控制信号。
状态机采用格雷码编码，具体编码实现采用赛灵思公司推荐的硬线逻辑语言编码约束，详细代码如下：
library ieee;
use ieee.std_logic_1164.all;
entity pd is
port(
prc_o : out std_logic;
fal_o : out std_logic;
clk_i : in std_logic;
8k_lne: in std_logic;
8k_out: in std_logic
);
type state_type is (idle, prceed, fall_behind, pause);
signal c_s : state_type := idle;
signal n_s : state_type;
attribute fsm_encoding : string;
attribute fsm_encondg of c_s : “gray”;
process
begin
wait until risign_edge(clk);
c_s n_s n_s null;
end case;
case c_s is
when idle =>
case st is
when “10” => n_s n_s null;
when pause =>
case st is
when “01”=> n_s n_s null;
2.4 dco 模块（digital control，数字控制模块）
dco 模块控制本地时钟移相追踪线路时钟相位．把lf 模块输入的超前鉴相和滞后鉴相每22 秒加权平均进行统计，24 小时的统计结果存储在fpga的块ram中．在输入时钟丢失时，fpga从块ram 中顺序读出统计值，使输出时钟追踪线路时钟过去24 小时的相位变化[4]．dco 模块中的移相控制电路图如图4 所示，dco 模块通过fpga内部的多路复用器对155.52m的本地时钟移相。每个多路复用器提供π/14 个弧度相移。因为fpga内部布线延时的不精确，所以本设计利用ise自带的fpga editor手动摆放14个多路选择器在各自查找表中的位置及每个查找表在fpga内部的位置，将抖动控制在0.4ns 以内[5]，从而达到精确相移的目的。
图4 dco 模块移相控制电路图
2.5 apll 模块（anolog phase lock loop，模拟锁相环）设计
模拟锁相环调用fpga 自带的模拟锁相环，通过本地高精度的19.44m 晶振，生成各子模块需要的311.04m 和155.52m 高速时钟。
经过系统联合调试，基于fpga 的时钟芯片设计技术，时钟抖动控制在0.4ns 内，超过gr-253-core (oc-192) 和itu-t g.813 (stm-64)的关于时钟精度要求。为sdh 业务板卡提供工作时钟960 h，工作正常，板卡没有出现误码、丢包现象，达到sdh设备应用的预期目标。
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硬件及主要信号线连接示意图如图1 所示．
图1 硬件及主要信号线连接示意图
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图3 pd 模块有限状态机状态转移图
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begin
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c_s n_s n_s null;
end case;
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when idle =>
case st is
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