基于ZU+系列MPSoC芯片的USB3.0/2.0接口硬件设计
本文主要介绍zynq ultrascale + mpsoc系列芯片的usb3.0/2.0接口硬件设计。
zu+系列mpsoc要实现usb3.0/2.0的全部功能，需要同时使用mio和gtr。因为gtr接口中的usb接口只支持usb3.0，对usb2.0的支持需要通过mio接口外接usb phy实现。
zu+系列mpsoc包括两个usb接口，根据实际需要可以进行如下表所示的配置：
当usb接口配置成3.0模式时，usb2.0也必须使能（在sdk的pcw配置界面），因为外部vbus有效的反馈信号只能从usb phy的ulpi接口得到。在非otg模式下，vbus信号也可以通过pl侧信号得到，但只能通过命令的方式获得。反之，usb2.0则可以单独使用。
mio侧的usb2.0接口只支持ulpi接口，关于ulpi的更多信息可参考之前的文章《usb系列之“外部phy接口”》，phy芯片可以选择和官方开发板一样的usb3320（也可以选择其他支持ulpi接口，且接口电压为1.8v的phy芯片）。
usb3320和zu+的连接关系如下：
usb3320的外部时钟输入可以配置，通过refsel[2..0]上下拉实现。时钟输出固定为60mhz，通过clkout引脚输出，给到link端。usb3320支持同步和异步两种传输模式，当采用同步传输时，使用sdr模式，所有的数据都是在clk的上升沿同步传输；当采用异步模式时，clk关闭。数据总线的方向通过dir控制，如果两端都不驱动数据总线时，dir的改变将产生“turn-around” cycle。
usb3320的外部时钟配置选择如下：
usb3320的电源去耦电容、偏置电阻要求如下：
usb3320的连接示意图如下：
其中，id引脚可以根据实际应用需求固定死（为高时zu+作为device，为低时zu+作为host）。
最后，针对pcb设计，为了阻抗匹配，在设计过程中注意以下几点：
pcb and package delays should be kept to 1.30 ns or below.
pcb and package delay skews for data[7:0]/dir/nxt/stp and clk should be within ±100 ps.
for optimum signal integrity, add a 30ω series resistor to the data and stp lines near the zynq ultrascale+ mpsoc.（对于nxt、dir和clk，对于link端是输入，不能在末端串联电阻匹配）
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