检测LDMOS漏端电压判断是否过流方案
摘要：本文介绍采用直接检测ldmos 漏端电压来判断其是否过流的设计方案，给出了电路结构。通过电路分析，并利用bcd 高压工艺，在cadence 环境下进行电路仿真验证。结果证明：该方法能够快速、实时地实现过流保护功能，相比其它方法，在功耗、效率、工艺兼容性、成本等方面均有很大提高，可以直接应用于电源控制芯片中的安全保护设计。
1 引言
由于电源适配器芯片中内嵌集成或需要外部连接功率ldmos 管，应用中的ldmos 管又需要直接和高压相联接并通过大电流(目前的ldmos 管已经能耐受数百乃至近千伏的高压)。因此，如何保障芯片和ldmos 管的安全工作是芯片设计的重点之一。
利用片上二极管正向压降的负温度特性来监测芯片的热状态，进而控制功率ldmos 管的开关是一种可行的安全设计方法。但是由于硅片存在热惰性，故不能做到即时控制。该方法更适宜作安全设计的第二道防线。
从芯片设计看，要确保适配器芯片使用的安全性，比较好的方法应该是直接监测流经ldmos 管的大电流或ldmos 管的漏极电压，以实时监控芯片的工作状态。一般采取两种方案：(一)在功率mos 管源端对地串联一个小电阻用于检测源极电流，如图1(a)所示;(二)是通过检测电路监控ldmos 的漏端电压，如图1(b)所示。前一种方案至少有以下缺点：(1)由于工艺存在离散性，电阻值很难做到精确(误差在20%左右);(2)源极串入电阻后，使原本导通电阻很大的ldmos 管的管压降进一步增大，功率处理能力变弱;(3)电阻上流过大电流，消耗了不必要的能量，降低了开关电源的转换效率。
图1(a)串联电阻检测电流图1(b)直接检测漏端电压
而采用后一种方案，因为利用了集成电路的特点(电压采样电路的电阻比精度很容易做到1%)，电路处理并不太复杂。重要的是ldmos 管没有源极串联电阻，可减少能量损耗，不影响ldmos 管的功率处理能力，提高了电源转换效率。
直接检测漏端电压判断ldmos 是否过流的设计思想是在ldmos 管导通时，通过采样电路检测ldmos 漏端电压，经比较，过流比较器输出一个低电平过流信号以关闭ldmos 管;而在ldmos 管截止期间，采样电路不工作，同时为了提高可靠性将比较器窗口电平适度拉高。
图2 是实现上述功能的电路框架图，由过流比较模块、控制逻辑等组成。
图2 过流保护电路框架
2 电路设计
2.1 过流比较模块
过流比较模块主要由前沿消隐leadedge、采样电路sample、比较电压产生器tocompare 和过流比较器comparator 等组成，如图3 所示。
前沿消隐电路由于存在片上寄生或外接电容和电感的影响，在ldmos 管开启的瞬间，会在ldmos 管漏极输出端出现尖峰电压，可能造成过流误判。必须增设前沿消隐电路，即对ldmos 管栅控电压产生一个时间延迟，使在ldmos 管开启的瞬间将过流比较器闭锁，等到尖峰通过后，再对ldmos 管漏极信号进行采样测量和过流判断，从而消除漏电压尖峰的影响。如图3 所示，我们在其中加入一个偏置在固定电压v(biasn)的nmos 管，它相当于一个固定电流源，以限制电容放电的时间。
图3 过流比较模块电路图
合理设计相关的器件参数可以控制延迟时间的大小。
采样电路用开关控制电路实现对ldmos 漏端的周期性电压采样，其中分压电路可采用大阻值有比电路结构。根据集成电路的特点，电阻比值的误差很容易被控制在1%范围之内。
当ldmos 的栅电压v (gate) 为高，即ldmos 管导通时，使图3 中的采样开关管m10(具有较高耐压和较低导通电阻特性)也导通，同时开始采集ldmos 管的饱和漏极电压;而当ldmos 管的栅电压v(gate)为低，即ldmos 管关闭时(非过流现象)，采样电路则不工作。
比较电压产生器的电路工作原理如下：由于过流状态只发生在功率ldmos 管栅极为高电平状态。故当v(gatedelayed)为低电平时，i1、i2和i3将同时对电容ccompare充电， 使比较电压v(compare) 值升高。考虑到采样电压最大值为2.5v，为避免误操作，可设置比较电压值为2.7 v，以使后继比较电路工作的门限电平增加，提高抗干扰能力;与此同时，采样电容csample将通过电阻r2快速放电，使采样电压v(sample)快速变为零，即相应输出为非过流状态。
而当栅极电压v(gatedelayed)为高电平时，输出比较电压则变为v(compare)=i1×r3=1.0 v。
过流比较器过流比较器采用常见的npn 差分对管的输入方式，恒流源偏置。与传统恒流源偏置略有不同的是在偏置电路中增加了mos 开关，当v(gate)为高时(此时ldmos 和该mos 开关同时导通)，电路图左侧恒流源工作，使总偏置电流变大，输出缓冲级的驱动电流增大，比较电路速度加快;在v(gate)为低时，左侧的恒流源不工作，总偏置电流变小(此时ldmos 不导通，过流比较器处于闲置状态)，为节能模式。
2.2 控制逻辑
控制逻辑模块如图4 所示，该模块直接控制ldmos 的开关。pulse 信号的上升沿对应是clock 时钟的开始，pulse 信号与时钟clock 的关系如图9 所示。当发生过流时，overcurrent信号为低，触发器r 端为高，q 为低，gateswitch 信号为低，关断ldmos，从而实现过流保护功能。
图4 控制逻辑电路图
3 仿真结果
我们利用bcd 高压工艺，在cadence 环境下进行电路仿真验证。结果如下：
前沿消隐电路的仿真仿真条件：取电源电压为5.8 v，2 pf 的电容在10μa 的放电电流情况下，延迟时间为tdelay=c*0.
5vdd/i =2p*2.9/10μ= 0.58μs，仿真结果如图5 所示。
图5 前沿消隐电路仿真
采样电路的仿真
设检测端电压一般在10～50 v 之间变化，我们设置v(detect)=sin(30,20,50 k);周期为20μs;又设在采样周期内，比较电压为1 v;依据ldmos管导通特性，设输出漏电压高于某值(本例为20伏)为过流，则分压比设计为k = r4/ ( r3+r4)=5 k/(5 k+95 k)=1/20， 于是得到采样电压值为v(sample)=v(detect)*k =sin(1.5,1,50 k)，即最大值为2.5，最小值为0.5。同样地，我们在采样电路输出端加上一个电容以消除电压尖峰影响。该采样电路仿真结果如图6 所示。
图6 采样电路仿真
比较电压产生器的仿真
在比较电压产生器输出端应加上电容ccompare，以消除由于开关管导通的瞬间在ccompare端产生的尖峰电压，仿真结果如图7 所示，其中虚/ 实线分别为有无电容存在时的仿真结果。显然，电容ccompare的存在极大地改善了输出波形。电容ccompare大小的选择，应该权衡消峰效果、充电速度和芯片面积消耗间关系。
图7 添加电容ccompare 前后的比较
本例中，取ccompare为4 pf。
过流保护电路模块的仿真
对图3 进行电路仿真，电源电压vcc 为5.8 v，ldmos 漏端检测电压在10～50 v 之间，栅端电压脉冲频率为132 khz，占空比为60%的方波，spice仿真条件设置为vcc=5.8 v，v (detect)= sin(30,20,50k)，v (gate)=pulse(0,5.8,0.5u,0.5u,0.5u,3u,7u)，仿真结果如图8 所示。在1.26 us~4.17 us 和8.25 us~11.2 us 这两个采样区间内，采样电压v(sample)较比较电压v(compare)大，输出为低电平(过流保护，低电平有效);在15.2 us~18.2 us 采样区间内，采样电压v (sample) 较比较电压v(compare)小，输出为高电平，对应不发生过流情况;其他时间段内栅电压处于低电平，对应ldmos处于关断态，不可能发生过流，故过流输出信号overcurrent 为高电平。仿真结果表明，该电路确实能很好地实现过流保护的功能。
图8 过流保护电路仿真结果
控制逻辑电路的仿真
在图4 所示的控制逻辑中，设置时钟clock为pulse (0,5.8,0,0,0,4u,7u)， 过流信号overcurrent 在15us 时从高电平跳变为低电平，进行仿真。pulse 信号记录了clock 信号的开始， 并周期性检测过流信号。当过流信号overcurrent 低电平有效时，r 为高电平，将rs触发器输出q 复位为低电平，此时fc 为高电平，栅控信号gateswitch 输出为低电平，关断ldmos。仿真结果如图9(b)所示。
图9 控制逻辑电路的仿真
闭环控制电路的整体仿真
如图10 所示，图3 电路和外接ldmos 形成一个闭环控制系统。仿真结果如图11 所示：在没有发生过流时，栅极电压的占空比最大;有过流发生时，过流信号overcurrent 将栅极电压强制设置为低电平，关断ldmos，从而达到了过流保护效果。
图10 闭环总体仿真原理图
图11 闭环总体仿真波形
3 结论
本文阐述了几种过流检测方法，分析了每种方法的优缺点。设计了一款闭环控制型的过流保护电路，它采用直接检测ldmos 管漏端电压的方法，可以克服采用电阻检测时消耗能量，芯片容易发热的缺点，同时提高了开关电源dc/dc 的能量转换效率。另外，采取有比采样电路设计，克服了工艺偏差的影响，提高了采样精度。
基于3μm高压bcd 工艺，我们在cadence 设计环境中利用电路模拟器spectre 对该控制电路进行了分模块和整体模块的仿真，结果表明该电路可以较好地实现实时过流保护功能。
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1 引言
由于电源适配器芯片中内嵌集成或需要外部连接功率ldmos 管，应用中的ldmos 管又需要直接和高压相联接并通过大电流(目前的ldmos 管已经能耐受数百乃至近千伏的高压)。因此，如何保障芯片和ldmos 管的安全工作是芯片设计的重点之一。
利用片上二极管正向压降的负温度特性来监测芯片的热状态，进而控制功率ldmos 管的开关是一种可行的安全设计方法。但是由于硅片存在热惰性，故不能做到即时控制。该方法更适宜作安全设计的第二道防线。
从芯片设计看，要确保适配器芯片使用的安全性，比较好的方法应该是直接监测流经ldmos 管的大电流或ldmos 管的漏极电压，以实时监控芯片的工作状态。一般采取两种方案：(一)在功率mos 管源端对地串联一个小电阻用于检测源极电流，如图1(a)所示;(二)是通过检测电路监控ldmos 的漏端电压，如图1(b)所示。前一种方案至少有以下缺点：(1)由于工艺存在离散性，电阻值很难做到精确(误差在20%左右);(2)源极串入电阻后，使原本导通电阻很大的ldmos 管的管压降进一步增大，功率处理能力变弱;(3)电阻上流过大电流，消耗了不必要的能量，降低了开关电源的转换效率。
图1(a)串联电阻检测电流图1(b)直接检测漏端电压
而采用后一种方案，因为利用了集成电路的特点(电压采样电路的电阻比精度很容易做到1%)，电路处理并不太复杂。重要的是ldmos 管没有源极串联电阻，可减少能量损耗，不影响ldmos 管的功率处理能力，提高了电源转换效率。
直接检测漏端电压判断ldmos 是否过流的设计思想是在ldmos 管导通时，通过采样电路检测ldmos 漏端电压，经比较，过流比较器输出一个低电平过流信号以关闭ldmos 管;而在ldmos 管截止期间，采样电路不工作，同时为了提高可靠性将比较器窗口电平适度拉高。
图2 是实现上述功能的电路框架图，由过流比较模块、控制逻辑等组成。
图2 过流保护电路框架
2 电路设计
2.1 过流比较模块
过流比较模块主要由前沿消隐leadedge、采样电路sample、比较电压产生器tocompare 和过流比较器comparator 等组成，如图3 所示。
前沿消隐电路由于存在片上寄生或外接电容和电感的影响，在ldmos 管开启的瞬间，会在ldmos 管漏极输出端出现尖峰电压，可能造成过流误判。必须增设前沿消隐电路，即对ldmos 管栅控电压产生一个时间延迟，使在ldmos 管开启的瞬间将过流比较器闭锁，等到尖峰通过后，再对ldmos 管漏极信号进行采样测量和过流判断，从而消除漏电压尖峰的影响。如图3 所示，我们在其中加入一个偏置在固定电压v(biasn)的nmos 管，它相当于一个固定电流源，以限制电容放电的时间。
图3 过流比较模块电路图
合理设计相关的器件参数可以控制延迟时间的大小。
采样电路用开关控制电路实现对ldmos 漏端的周期性电压采样，其中分压电路可采用大阻值有比电路结构。根据集成电路的特点，电阻比值的误差很容易被控制在1%范围之内。
当ldmos 的栅电压v (gate) 为高，即ldmos 管导通时，使图3 中的采样开关管m10(具有较高耐压和较低导通电阻特性)也导通，同时开始采集ldmos 管的饱和漏极电压;而当ldmos 管的栅电压v(gate)为低，即ldmos 管关闭时(非过流现象)，采样电路则不工作。
比较电压产生器的电路工作原理如下：由于过流状态只发生在功率ldmos 管栅极为高电平状态。故当v(gatedelayed)为低电平时，i1、i2和i3将同时对电容ccompare充电， 使比较电压v(compare) 值升高。考虑到采样电压最大值为2.5v，为避免误操作，可设置比较电压值为2.7 v，以使后继比较电路工作的门限电平增加，提高抗干扰能力;与此同时，采样电容csample将通过电阻r2快速放电，使采样电压v(sample)快速变为零，即相应输出为非过流状态。
而当栅极电压v(gatedelayed)为高电平时，输出比较电压则变为v(compare)=i1×r3=1.0 v。
过流比较器过流比较器采用常见的npn 差分对管的输入方式，恒流源偏置。与传统恒流源偏置略有不同的是在偏置电路中增加了mos 开关，当v(gate)为高时(此时ldmos 和该mos 开关同时导通)，电路图左侧恒流源工作，使总偏置电流变大，输出缓冲级的驱动电流增大，比较电路速度加快;在v(gate)为低时，左侧的恒流源不工作，总偏置电流变小(此时ldmos 不导通，过流比较器处于闲置状态)，为节能模式。
2.2 控制逻辑
控制逻辑模块如图4 所示，该模块直接控制ldmos 的开关。pulse 信号的上升沿对应是clock 时钟的开始，pulse 信号与时钟clock 的关系如图9 所示。当发生过流时，overcurrent信号为低，触发器r 端为高，q 为低，gateswitch 信号为低，关断ldmos，从而实现过流保护功能。
图4 控制逻辑电路图
3 仿真结果
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图6 采样电路仿真
比较电压产生器的仿真
在比较电压产生器输出端应加上电容ccompare，以消除由于开关管导通的瞬间在ccompare端产生的尖峰电压，仿真结果如图7 所示，其中虚/ 实线分别为有无电容存在时的仿真结果。显然，电容ccompare的存在极大地改善了输出波形。电容ccompare大小的选择，应该权衡消峰效果、充电速度和芯片面积消耗间关系。
图7 添加电容ccompare 前后的比较
本例中，取ccompare为4 pf。
过流保护电路模块的仿真
对图3 进行电路仿真，电源电压vcc 为5.8 v，ldmos 漏端检测电压在10～50 v 之间，栅端电压脉冲频率为132 khz，占空比为60%的方波，spice仿真条件设置为vcc=5.8 v，v (detect)= sin(30,20,50k)，v (gate)=pulse(0,5.8,0.5u,0.5u,0.5u,3u,7u)，仿真结果如图8 所示。在1.26 us~4.17 us 和8.25 us~11.2 us 这两个采样区间内，采样电压v(sample)较比较电压v(compare)大，输出为低电平(过流保护，低电平有效);在15.2 us~18.2 us 采样区间内，采样电压v (sample) 较比较电压v(compare)小，输出为高电平，对应不发生过流情况;其他时间段内栅电压处于低电平，对应ldmos处于关断态，不可能发生过流，故过流输出信号overcurrent 为高电平。仿真结果表明，该电路确实能很好地实现过流保护的功能。
图8 过流保护电路仿真结果
控制逻辑电路的仿真
在图4 所示的控制逻辑中，设置时钟clock为pulse (0,5.8,0,0,0,4u,7u)， 过流信号overcurrent 在15us 时从高电平跳变为低电平，进行仿真。pulse 信号记录了clock 信号的开始， 并周期性检测过流信号。当过流信号overcurrent 低电平有效时，r 为高电平，将rs触发器输出q 复位为低电平，此时fc 为高电平，栅控信号gateswitch 输出为低电平，关断ldmos。仿真结果如图9(b)所示。
图9 控制逻辑电路的仿真
闭环控制电路的整体仿真
如图10 所示，图3 电路和外接ldmos 形成一个闭环控制系统。仿真结果如图11 所示：在没有发生过流时，栅极电压的占空比最大;有过流发生时，过流信号overcurrent 将栅极电压强制设置为低电平，关断ldmos，从而达到了过流保护效果。
图10 闭环总体仿真原理图
图11 闭环总体仿真波形
3 结论
本文阐述了几种过流检测方法，分析了每种方法的优缺点。设计了一款闭环控制型的过流保护电路，它采用直接检测ldmos 管漏端电压的方法，可以克服采用电阻检测时消耗能量，芯片容易发热的缺点，同时提高了开关电源dc/dc 的能量转换效率。另外，采取有比采样电路设计，克服了工艺偏差的影响，提高了采样精度。
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iphone8上市时间确定:iPhone8即将发布,iphone 8成本只要两千?国行要价7688,抢到就是赚到
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