Virtex5 FPGA在ISE + Planahead上部分可重构功能的流程和技术要点
部分可重构技术是xilinx fpga的一项重要开发流程。本文结合virtex5 fpga，详细讲解在ise + planahead上完成部分可重构功能的流程和技术要点。
1.测试用例
本测试用例为验证 xilinx fpga部分可重构功能而定制。
代码整体结构如下：
主要功能是，内图产生自测图像，通过dvi接口输出，并同时点亮3个led灯。其中静态逻辑（static，灰色部分）负责顶层集成，时钟处理，iic输出控制接口芯片，产生内部测试图像并输出显示。彩色的部分是可重构逻辑，分别为red，blue，和green三个模块，代表对三个色彩通道分别进行处理的逻辑。
2. ise流程
部分可重构开发流程会用到2个工具ise和planahead。其中ise负责把静态逻辑，和各个重构模块，分别独立综合成网标文件，提供给planahead使用。
综合的时候要尤其注意，静态逻辑static是可以加管脚约束的，各个重构模块逻辑综合时，要选择不添加io buffer，如下图所示：
各个模块的ise工程已经在synth文件夹下组织好了，可以直接用ise14.7打开。
3.planahead流程
部分可重构的主要工作都在planahead下完成，大体分成4个步骤：
a.建立planahead工程，导入static静态网表和约束文件
首先打开planahead，选择建立新网表工程，确定enable partialreconfiguration功能打开。
然后依次加入顶层static网表和ucf约束文件：
b.导入reconfiguration网表文件并设置partition
创建完成planahead工程后，在flow manager中，选择open synthesizeddesign打开网表设计：
接下来，我们要添加各个可重构的网标文件。选中netlist列表中的某个可重构子module（此时它是black box，什么都没有），右键选择set partition：
在弹出对话框中，设置比可重构module某个实现的名字，next后选择对应网表：
接下来我们还可以在同一个module下面，继续添加其它不同实现的网表文件，也可以添加black box网表（即空网表）：
依次把所有的网表都添加完毕，最终，在source窗口，视图如下：
c.设置partition
接下来，我们给3个partition，分别设置其物理区域。使用set pblock size选项，在device视图中，划定合适的物理区域即可：
物理区域中会包含多种资源，不需要的我们可以不勾选，这样能减小最终bit文件的大小：
设置完所有的partition后，可以跑一下drc检查（tools-》 reportdrc），确保所有的设置都没有问题：
drc检查结果：
d.创建implementation runs
最后我们创建implementationruns，在此处可以创建不同的组合。
创建完成后，就可以跑implementation布局布线了，跑完后每个run下都会生成多个bit文件，其中之一是全局的配置bit，另外多个是部分重构的bit文件。
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综合的时候要尤其注意，静态逻辑static是可以加管脚约束的，各个重构模块逻辑综合时，要选择不添加io buffer，如下图所示：
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部分可重构的主要工作都在planahead下完成，大体分成4个步骤：
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然后依次加入顶层static网表和ucf约束文件：
b.导入reconfiguration网表文件并设置partition
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接下来，我们要添加各个可重构的网标文件。选中netlist列表中的某个可重构子module（此时它是black box，什么都没有），右键选择set partition：
在弹出对话框中，设置比可重构module某个实现的名字，next后选择对应网表：
接下来我们还可以在同一个module下面，继续添加其它不同实现的网表文件，也可以添加black box网表（即空网表）：
依次把所有的网表都添加完毕，最终，在source窗口，视图如下：
c.设置partition
接下来，我们给3个partition，分别设置其物理区域。使用set pblock size选项，在device视图中，划定合适的物理区域即可：
物理区域中会包含多种资源，不需要的我们可以不勾选，这样能减小最终bit文件的大小：
设置完所有的partition后，可以跑一下drc检查（tools-》 reportdrc），确保所有的设置都没有问题：
drc检查结果：
d.创建implementation runs
最后我们创建implementationruns，在此处可以创建不同的组合。
创建完成后，就可以跑implementation布局布线了，跑完后每个run下都会生成多个bit文件，其中之一是全局的配置bit，另外多个是部分重构的bit文件。
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