怎样测量加法器的速度？器件延迟的时间长度！
s分段c覆盖并行加法器
第一章：设计
经过学习，行波进位加法器rca和超前进位加法器cla后。
自己动手设计一个八位二进制加法器。
经过分析，二进制加法，可以分成三种情况。
a：最特殊情况，两个八位二进制数的相同位，不同时为1，这样就不会产生进位。
b：特殊情况，两个数相加，产生进位c，但是更高一位的s是0。
ω：普通情况，产生进位后，需要继续进位的情况。
对于a：8个半加器就可以输出正确答案。
对于b：8个半加器输出s和c，用cn和sn+1异或，就可以输出正确答案。
对于ω：就需要发现规律。
当低位c向高位s进位时，有两种情况。
s=0，则直接进位。
s=1，则本位异或为0，进位c向更高位，继续进位，直到遇见s=0。
所以需要一种灵活的电路，当s=1时，能够把低位c搬运到高位去。
把s组成的0111结构称为段，c=0时，异或出结果0111。c=1时，异或出结果1000。进位将是向段进位的。
下图就是最终电路设计。使用八个串联的传输门，由各位的s控制通断，灵活分配进位c。
由于低位c为1，向高位进位，s为0时，n逻辑传输门截止，p逻辑传输门导通，本位c可以通过p逻辑传输门进入到下级异或门参与运算得到运算结果；当s为1时，n逻辑传输门导通，p逻辑传输门截止，此时本位c无法参与下级异或门运算，低位c则可以通过n逻辑传输门进入下级异或门参与运算，直到遇到s=0时停止。低位c和段内s异或运算，得到计算结果。依次从低位到高位看s的值，从s为1开始到s为0，称之为一段，此段内的所有c都会被低位c（本级s为1的上一级c）“覆盖”，结果为新c。当s出现极端情况0111...0结构的段时，最低位的c覆盖所有高位c参与运算。
计算机是如何计算的（视频有利于理解设计）
1探索篇
2设计篇
3优化篇
第二章：proteus验证。示波器测延迟
经过proteus 7.8的验证，设计的加法器，能够计算出正确结果。
使用虚拟示波器测出rca和sca（本设计）的延迟时间：
加法器延迟 4位 8位 16位 32位
rca 1.3微秒 1.64微秒 2.4微秒 3.8微秒
sca 1.4微秒 1.4微秒 1.4微秒 1.4微秒
rca：
sca：
以上是，proteus7.8的测试结果
第三章：multisim验证。示波器测延迟
使用multisim 14的虚拟示波器测出rca和sca（本设计）的延迟时间：
加法器延迟 4位 8位 16位
rca 723纳秒 1439纳秒 2879纳秒
sca 454纳秒 454纳秒 454纳秒
rca：
sca：
以上是，multisim 14的测试结果
第四章：pcb实物验证延迟
由于模拟软件的延迟测试，仅仅只能参考。
计划利用74hc系列芯片，制作出rca和sca（本设计）的pcb电路板。使用示波器对两种加法器进行对比。
sca-4示波器测延迟：
rca-4示波器测延迟：
实物图：
中间两行是输入开关，为a1-4,b1-4d的输入，sw9为cin。
上半部分的5颗芯片，组成rca-4，
下半部分的6颗芯片，组成sca-4。led输出结果。
开关向右波动为3v，开关向左波动为0v。
图中a为1111，b为0000。输出led显示1111。
结果正确。
已经试过所有的4位加法，全部正确。
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经过分析，二进制加法，可以分成三种情况。
a：最特殊情况，两个八位二进制数的相同位，不同时为1，这样就不会产生进位。
b：特殊情况，两个数相加，产生进位c，但是更高一位的s是0。
ω：普通情况，产生进位后，需要继续进位的情况。
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对于b：8个半加器输出s和c，用cn和sn+1异或，就可以输出正确答案。
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s=1，则本位异或为0，进位c向更高位，继续进位，直到遇见s=0。
所以需要一种灵活的电路，当s=1时，能够把低位c搬运到高位去。
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经过proteus 7.8的验证，设计的加法器，能够计算出正确结果。
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加法器延迟 4位 8位 16位 32位
rca 1.3微秒 1.64微秒 2.4微秒 3.8微秒
sca 1.4微秒 1.4微秒 1.4微秒 1.4微秒
rca：
sca：
以上是，proteus7.8的测试结果
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加法器延迟 4位 8位 16位
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sca 454纳秒 454纳秒 454纳秒
rca：
sca：
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由于模拟软件的延迟测试，仅仅只能参考。
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rca-4示波器测延迟：
实物图：
中间两行是输入开关，为a1-4,b1-4d的输入，sw9为cin。
上半部分的5颗芯片，组成rca-4，
下半部分的6颗芯片，组成sca-4。led输出结果。
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图中a为1111，b为0000。输出led显示1111。
结果正确。
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