竞逐FinFET设计商机 EDA厂抢推16/14纳米新工具
eda 业者正大举在finfet市场攻城掠地。随着台积电、联电和英特尔（intel）等半导体制造大厂积极投入16/14奈米finfet制程研发，eda工具开发商也亦步亦趋，并争相发布相应解决方案，以协助ic设计商克服电晶体结构改变所带来的新挑战，卡位先进制程市场。
16/14奈米（nm）先进制程电子设计自动化（eda）市场战火正式点燃。相较起28/20奈米製程，16/14奈米以下制程采用的鳍式场效电晶体 （finfet）结构不仅提升晶片设计困难度（图1），更可能拖累产品出货时程，为协助客户能突破finfet製程设计瓶颈，eda厂商不约而同发布针对 finfet製程的最新解决方案，欲于新一波的晶片设计商机中迅速扩大市占。
图1 与平面电晶体结构不同的finfet製程，将带给ic设计商另一波挑战。
例如益华（cadence）即针对28奈米以下製程及finfet製程发布最新版virtuoso布局（layout）设计套件，该套件具备电子意识设计 （electrically aware design， ead）功能，可以协助行动装置积体电路（ic）设计商缩短产品设计週期并提高客製ic效能。
新思科技（synopsys）则是携手联电宣布两家公司的合作已获得初步成果；联电採用新思科技designware逻辑库ip组合和galaxy实作平台starrc寄生参数提取工具，成功完成联电第一个14奈米finfet製程验证工具设计定案。
製程持续演进 晶片设计挑战重重
图2 益华客製ic与仿真产品管理资深团队总监wilbur luo指出，virtuoso设计平台目前已有75%的市占率。
益华客製ic与仿真（simulation）产品管理资深团队总监wilbur luo（图2）表示，半导体製程由28奈米演进至16/14奈米finfet製程的过程中，ic设计商会面临愈来愈严重的电致迁移 （electromigration， em）问题以及布局依赖效应，加上先进製程设计规则多且复杂，将导致ic设计工程师在设计和验证数十亿电晶体的同时，也面临庞大的上市时程压力。
为协助客户顺利克服finfet製程挑战，益华发表新virtuoso设计套件，该套件可针对电致迁移问题，在工程师绘製布局时提出分析及警告，让工程师即时更正其设计；此外，virtuoso设计套件亦具备在类比设计环境的仿真过程中撷取电流、电压资讯，并传送至布局环境的能力。
另一方面，virtuoso设计套件可实现部分布局（partial layout）功能，亦即工程师可直接在布局设计过程中即时电子化分析、模拟、验证内部连结，以确保其布局架构正确（图3）。该设计功能让工程师减少其设计往返（iteration）时间，以及避免其晶片过度设计（over design），进而导致耗电高、影响晶片效能，及占位空间增加等问题。
图3 在eda设计工具的帮助下，工程师可在设计週期中提早发现问题并及时解决。
luo指出，博通（broadcom）已于28奈米製程实际使用virtuoso布局套件，而其通讯晶片在提高效能表现与缩小尺寸之余，更受惠于 virtuoso部分布局功能，而较上一代晶片缩短30%的设计时程。他认为，未来ic设计商在finfet製程世代将面临更严峻的挑战，而 virtuoso设计套件的角色也将更加吃重。
另一方面，台积电也宣布将扩大与益华在virtuoso设计平台上的合作关係，以设计和验证其先进製程硅智财（ip），同时，台积电亦将以skill为基础的製程设计套件（pdks）扩大应用于16奈米製程，以实现virtuoso设计平台的色彩意识布局（color-aware layout）、先进绕线（advanced routing）和自动对準（auto-alignment）等功能。
事实上，不仅台积电在finfet製程布局上煞费苦心，***另一家晶圆代工厂联电，亦已于6月底完成首款14奈米finfet製程验证工具的设计定案，而新思科技正是协助其设计的重要功臣。
eda 业者正大举在finfet市场攻城掠地。随着台积电、联电和英特尔（intel）等半导体製造大厂积极投入16/14奈米finfet製程研发，eda工具开发商也亦步亦趋，并争相发布相应解决方案，以协助ic设计商克服电晶体结构改变所带来的新挑战，卡位先进製程市场。
新思提供关键ip 联电布阵14nm制程
联电市场行销副总郭天全表示，此次设计定案的成功，是联电技术研发的重要里程碑，联电的目标是提供客户高竞争力的finfet技术解决方案，协助客户产品走在技术前端。联电选择新思科技做为此次重要合作伙伴，塬因在于新思科技在finfet领域的专业，以及在先进製程开发designware硅智财的丰富经验。此次合作成果将可大大嘉惠ic设计公司，为客户带来功耗、效能、成本等各面向的产品竞争力。
新思科技硅智财与系统行销副总john koeter表示，新思科技致力于开发开发通过验证的finfet硅智财与ic设计工具，可协助联电认证关键製程和硅智财测试结构，藉此降低ic设计公司整合产品的风险，并且加速其产品的量产时程。
据了解，联电将在2015年量产首批产品，紧追英特尔（intel）及台积电的脚步。事实上，由于finfet製程具备高效能、低功耗，以及比平面互补式金属氧化物半导体（cmos）製程较低的数据保留电压等优势，因而成为ic设计公司高度重视的先进製程节点。
新思科技製程验证工具将提供初期数据，让联电得以调整其14奈米finfet製程，藉以得到最佳化功耗、性能和裸晶（die）面积。同时，新思科技验证工具也提供製程检视数据，让联电finfet模拟模型与硅製程结果具更高关联性。
新思科技designware finfet逻辑库硅智财（ip）组合包括高速、高密度、低功耗的标準元件（standard cell），内含多重临界电压（voltage threshold）工具并支援多重通道长度，以降低漏电流（图4）。
图4 完善的ip组合是确保ic设计品质的重要工具。
另一方面，新思科技starrc （resistance/capacitance）寄生参数提取工具提供14奈米先进撷取技术，该技术奠基于finfet元件特有的叁维（3d）模型。 starrc工具具备可精準描述finfet电晶体撷取资料的独特能力，因此，其嵌入式解决工具可产生最高精度的电阻/电容寄生模型，让ip开发商能够优化产品高效能及低功耗特色。
至于明导国际（mentor graphics）也已于5月获得台积电认证16奈米finfet验证工具，并与叁星（samsung）共同策画14奈米製程处理设计套件。
显而易见，各大eda厂及晶圆厂的目光已全面集中于16/14奈米finfet製程的庞大商机，并且在先进製程的设计过程中，双方不仅须加强自身产品竞争力，更须仰赖跟彼此的资源交换、互通有无，才能抢先于竞争对手之前交付客户最理想的解决方案。
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另一方面，virtuoso设计套件可实现部分布局（partial layout）功能，亦即工程师可直接在布局设计过程中即时电子化分析、模拟、验证内部连结，以确保其布局架构正确（图3）。该设计功能让工程师减少其设计往返（iteration）时间，以及避免其晶片过度设计（over design），进而导致耗电高、影响晶片效能，及占位空间增加等问题。
图3 在eda设计工具的帮助下，工程师可在设计週期中提早发现问题并及时解决。
luo指出，博通（broadcom）已于28奈米製程实际使用virtuoso布局套件，而其通讯晶片在提高效能表现与缩小尺寸之余，更受惠于 virtuoso部分布局功能，而较上一代晶片缩短30%的设计时程。他认为，未来ic设计商在finfet製程世代将面临更严峻的挑战，而 virtuoso设计套件的角色也将更加吃重。
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