基于65nm工艺的五分频器设计方案
usb 3. 0 是通用串行总线（ universal serial bus）的最新规范， 该规范由英特尔等大公司发起， 其最高传输速度可达5 gb/ s，并且兼容usb 2. 0 及以下接口标准。物理层的并串/ 串并转换电路是u sb 3. 0 的重要组成部分， 在发送端将经过8 b/ 10 b 编码的10 位并行数据转换成串行数据并传输到驱动电路， 在接收端将经过cdr（ clock and data recovery） 恢复出来的串行数据转换成10 位并行数据。在并串/ 串并转换过程中，同时存在着时钟频率的转换， 若串行数据采用时钟上下沿双沿输出，则串行数据传输频率降低一半， 并行传输时钟为串行传输时钟的1/ 5， 即五分频。
本文设计了基于65 nm 工艺的五分频器， 产生一个占空比为50%的五分频信号。对该电路的设计不以追求高速度为惟一目标，而是在满足u sb 3. 0 协议所要求的频率范围基础上， 尽可能的降低功耗。
1 电路原理与结构
采用基于d 触发器结构的五分频器逻辑框图如图1所示。图1 由3 个d 触发器和少量逻辑门构成， 采用了同步工作模式， 其原理是由吞脉冲计数原理产生2 个占空比不同的五分频信号a 和b， 然后对时钟信号clk， a 和b 进行逻辑运算得到占空比为50% 的五分频信号clk/ 5， 其计数过程如表1 所示， 从表1 的计数过程可知， 分频后的时钟clk/ 5 的周期是输入时钟clk 的5 倍， 由此实现了五分频并且其占空比为50% 。
图1 5 分频电路逻辑结构
表1 5 分频器计数过程
2 分频器基本电路的设计
触发器是整个分频器中最基本的结构， 只有设计好一个快速的触发器， 才能实现一个高频率的分频器，目前用于分频电路的触发器电路主要有3 种。第1 种是cml（ current mo de lo gic） 电路， 是由ecl（ emitterco uple logic） 电路演变来的， 相比传统的静态分频器，由于电路的摆幅较小， 因而电路的工作速度快； 第2 种是tspc（ true single phase clock） 电路， 采用单相时钟， 大大减少了电路的元件数目， 从而提高电路工作速度， 同时这种电路功耗极低； 第3 种是注锁式（ injected-locked） 电路， 由于要使用电感， 因而它的体积过大且工艺难度高， 成本较高， 很少被广泛采用。本文分别采用cml 电路和tspc 电路构成分频电路， 并对两者的速度和功耗等进行比较。
cml 电路构成的触发器如图2 所示， 由图中可以看出， 该触发器由2 个cml 结构锁存器组成， 它们构成主从型结构， 每个锁存器都要经过2 个阶段： 跟踪阶段和保持阶段。当主锁存器跟踪输入信号时， 从锁存器处于锁存保持阶段， 然后交替。其中n13 ， n14 为尾电流管， 偏置电压v_bias 使n13 ， n14管工作在饱和状态， 充当恒流源的作用。dp 和dn 是由输入信号d 经传输门和反相器产生的一对互补差分信号， ck_m 和ck_p 是由输入时钟信号clk 经传输门和反相器产生的一对互补时钟差分信号。主锁存器工作状态为： 当ck_m 为高电平时， n5 管导通， n6 管关闭， 此时n1 ， n2 管工作在差分状态， 将输入信号dp， dn 采入。当ck_p 为高电平时，n6 管导通， n5 管关闭， 此时n3 ， n4 使电路维持在锁存状态， 从锁存器工作状态恰好与主锁存器工作状态相反。设计中在触发器输出端q， qn 之间加了2 个反相器从而在q， qn 之间形成正反馈， 增强了电路的输出驱动能力。工作时， 电路的尾电流应当足够大， 有利于提高电路工作频率和输出信号的摆幅。
tspc 电路构成的触发器如图3 所示， 由图中可以看出， 该电路由四级反相器构成， 上升沿触发， 当ck 为低电平， 输入反相器在节点x 上采样反向d 输入，第2 级反相器处于保持状态， 节点y 预充电至v dd，第三级反相器处于保持状态， 时钟上升沿来时， 第二级反相器求值， y 的电平值发生变化， 时钟ck 为高电平时，节点y 的值传送到输出q， 该触发器的延时为4 个反相器的传播延时， 由于电路中元件数目很少， 而且采用动态逻辑， 因此功耗极低。
图2 cml 锁存器构成的主从式触发器电路
图3 tspc 电路构成的触发器
3 仿真结果与分析
采用cadence 公司的spect re 仿真器对设计的分频器分别仿真， 仿真电源电压为1 v， 结果表明： 在典型工艺参数条件下，基于cml 电路结构的五分频器最大工作频率是8 ghz， 最小工作频率是1 khz， 当工作在8 ghz 时， 功耗为1. 7 mw， 输出信号占空比为49. 76% ; 基于t spc 电路结构的五分频器最大工作频率是10 ghz， 最小工作频率是10 mhz， 当工作在10 gh z时， 功耗采用10 ns 内的平均功耗， 功耗为0. 2 mw， 输出信号占空比为49. 92%.由于是单端输入输出， 基于t spc 电路结构的分频器抗噪声能力较弱。最高工作频率下的仿真结果如图4， 图5 所示。
图4 基于cml 电路结构的五分频器工作在8 gh z 仿真图
图5 基于t spc 电路结构的五分频器工作在10 ghz 仿真图
对于不同频率的分频器。通常采用fom 值来比较其性能， 分频器的fom 值定义为：
式中： fmax 是分频器的最高工作频率； p 是分频器在最高工作频率下的功耗， 表2 为本文设计的分频器和其他文献中介绍的分频器作对比，所有的分频器均采用cmos工艺， 对比表明本文设计的5 分频器性能较优，在65 nm 工艺下具有明显的功耗低优势， 尤其是采用tspc 电路结构的分频器， 功耗极低。
表2 几种分频器性能的总结对比
4 结语
本文基于65 nm 工艺分别采用cml 电路结构和tspc 电路结构设计了1 个五分频器， 采用spectre仿真表明， 采用cml 结构的分频器最高工作频率8 ghz，功耗1. 7 mw， 输出信号占空比49. 76% ; 采用t spc 电路结构分频器最高工作频率10 ghz， 功耗为0. 2 mw，输出信号占空比49. 91%， 由于采用单端输入输出， 所以采用t spc 结构的分频器抗噪声能力较弱。输出信号占空比为50% 是本文一大特点， 2 种结构的分频器工作频率完全覆盖了usb 3. 0 协议所要求的频率范围，满足协议要求。
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1 电路原理与结构
采用基于d 触发器结构的五分频器逻辑框图如图1所示。图1 由3 个d 触发器和少量逻辑门构成， 采用了同步工作模式， 其原理是由吞脉冲计数原理产生2 个占空比不同的五分频信号a 和b， 然后对时钟信号clk， a 和b 进行逻辑运算得到占空比为50% 的五分频信号clk/ 5， 其计数过程如表1 所示， 从表1 的计数过程可知， 分频后的时钟clk/ 5 的周期是输入时钟clk 的5 倍， 由此实现了五分频并且其占空比为50% 。
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cml 电路构成的触发器如图2 所示， 由图中可以看出， 该触发器由2 个cml 结构锁存器组成， 它们构成主从型结构， 每个锁存器都要经过2 个阶段： 跟踪阶段和保持阶段。当主锁存器跟踪输入信号时， 从锁存器处于锁存保持阶段， 然后交替。其中n13 ， n14 为尾电流管， 偏置电压v_bias 使n13 ， n14管工作在饱和状态， 充当恒流源的作用。dp 和dn 是由输入信号d 经传输门和反相器产生的一对互补差分信号， ck_m 和ck_p 是由输入时钟信号clk 经传输门和反相器产生的一对互补时钟差分信号。主锁存器工作状态为： 当ck_m 为高电平时， n5 管导通， n6 管关闭， 此时n1 ， n2 管工作在差分状态， 将输入信号dp， dn 采入。当ck_p 为高电平时，n6 管导通， n5 管关闭， 此时n3 ， n4 使电路维持在锁存状态， 从锁存器工作状态恰好与主锁存器工作状态相反。设计中在触发器输出端q， qn 之间加了2 个反相器从而在q， qn 之间形成正反馈， 增强了电路的输出驱动能力。工作时， 电路的尾电流应当足够大， 有利于提高电路工作频率和输出信号的摆幅。
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