一种基于FPGA和SC16C554实现多串口通信的方法
一种基于fpga和sc16c554实现多串口通信的方法
0 引言
随着电子技术的飞跃发展，通用数字信号处理器(dsp)的性能价格比不断提高，数据处理能力不断加强，其应用领域日益增多，在数据实时采集及高速数字信号处理中应用尤其广泛。当dsp独立构成一个处理单元时，往往需要和外设进行数据交换，其通信能力至关重要。在研制机载合成孔径雷达系统时，信号处理机作为系统的核心要与飞控系统、稳定平台、雷达信号源以及导航系统等部分进行数据交换；如何实现其与其它部分之间有效的通信成为系统设计的关键。串口通信因为其简单，可靠仍然是广泛采用的方法之一。
1 串口扩展方案选择
多串口通信常用的实现方案有两种：一种是软件实现，采用软件编程模拟串口，该方法成本低，但编程复杂、开发周期长、可靠性低。另一种是硬件实现，使用多串口单片机或专用串口扩展芯片，该方法虽然成本较高，但是开发比较简单，可靠性高。
目前比较通用的实现方案是采用通用异步通信芯片实现串口扩展，采用fpga／cpld实现dsp与异步串口扩展芯片之间的逻辑控制，完全基于dsp接收和发送数据。该方案的缺点是：当数据量较大、多串口同时工作时占用dsp的时间较长，影响dsp的工作效率，且会造成数据丢失。因此本文提出了一种新的实现方法--基于fpga和通用异步通信芯片实现多串口通信设计。在不进行硬件改动的基础上，通过在fpga内建立一个缓存机制，实现接收串口芯片的数据，达到一定量时向dsp发送中断读取数据。该设计能极大减少对dsp的占用时间，提高了dsp的工作效率；同时提高了对串口芯片中断请求的响应速度，解决了数据丢失的问题。
2 硬件电路设计
本设计采用通用异步通信芯片sc16c554来实现串口扩展。sc16c554主要特点有：
1．有a、b、c、d四个通道独立收发数据；
2．最高传输速率可达5mbit／s，具有可编程波特率发生器，便于灵活选择数据收发频率；
3．具有16字节的收发fifo，且有1、4、8、14字节四个可选择的中断触发深度；
4．可通过编程设置传输数据的格式(数据长度，校验位，停止位)；
5．具有可独立控制的发送、接收、线路状态和modem状态中断；
6．充分分级的中断系统控制，全面的线路状态报告功能。
基于fpga和sc16c554实现多串口通信的基本原理图如图1所示：
3 软件设计及实现
系统实际工作所需波特率分别为9600、38400、115200、153600 。分析计算可得不同波特率发送数据时，连续两个数据之间的时间间隔如表1所示：
由表1可知单个通道连续两个中断产生的最小时间间隔为65μs；因此在65μs的时间内如果可以实现对四个通道分别进行一次读数据操作，即使是四个通道同时来数据也不会发生数据丢失的现象。
3．1 数据的存储设计
即在fpga内部建立一个缓存机制。设计采用在fpga内部做一个双端口ram(dpram)，用来存储串口数据，dsp通过访问dpram得到接收的串口数据。
dpram指一个存储模块却包含两个独立的端口，这两个端口共用同一块地址空间，两个端口都可以向这块空间里写数据或从中读取数据。dpram的读写数据的模式包括只读、只写、读写三种模式，其中读写模式又包括先写后读、先读后写、只写不读三种模式，我们采用先读后写的模式。
我们将dpram的地址空间分为四部分，分别用来存放四个通道的数据。当fpga收到数据时，我们可以根据置通道标志寄存器cs[2：0]的值来判断该数据来自哪个通道，将其存入对应的地址空间，并将该通道对应地址线加一。当该通道存储数据量达到编程设置的触发深度时，就将dsp中断寄存器dspint置低，向dsp发送中断；同时向dpram内一事先定义好的公共存储空间写入通道标志字。当dsp收到中断后，首先访问该公共存储区读取通道标志字，判断该中断是由哪个通道产生的；然后调用相应的接收函数从dpram内读取该通道的数据存入指定的地址空间等待处理。
3．2 读串口数据状态机的设计
一个完整的读取串口数据操作需要进行三次读操作：读中断状态寄存器(isr)、读线状态寄存器(lsr)、读接收保存寄存器(rhr)。由于这三次读操作具有严格的逻辑顺序和时序关系，非常适合采用状态机来描述；所以本设计采用有限状态机来实现读取串口数据。图2为读通道a数据的状态转移图。
state0：空闲状态，当没有数据时状态机一直停留在空闲状态；
state 1：赋isr寄存器地址给uart_a，置通道标志寄存器cs[2：o]=001(表示a通道)；
state2：读isr，判断中断类型(04为接受数据准备好中断)，赋lsr寄存器地址给uart、a；
state3：读lsr，判断是否有数据(lsr[0]=1表示有数据在rhr内)，赋rhr寄存器地址给uart a；
state4：读rhr，读取串口数据。
多通道工作时，可以通过增加状态机状态来实现。完成一个通道的读数操作需要四个状态，当四个通道同时工作时，状态机的状态需要增加到17个。其中stare5~state8完成对通道b的操作；其中state9~state12完成对通道c的操作；其中state13~state16完成对通道d的操作。
3．3 读时序设计
sc16c554的通用读时序图如下：
其中t6s=0ns t6h=0ns t7h=0ns t7d=10ns t7w=26nst9d=20ns t12h=15ns都为最小值，t12d max=26ns由图3可以看出：对串口进行一次读操作所需的时间t=t6s+t7d+t7w+t9d所以t最小为56ns。本设计采用60mhz时钟分频出10mhz时钟，在一个1omhz时钟周期(100ns)内完成一次读操作。用6 0 mh z时钟同步一个计数器cscount[2：0]，在第一个6 0mh z时钟的上升沿(cs_count=3’b000时)置cs为低，并赋对应的地址给uart a；在第二个60mhz时钟的上升沿(cs_cout=3’b001时)置uart ior为低；在第四个60mhz时钟的上升沿(cs_count=3’b011时)置cs、uart ior为高。这样uart ior有效时间为两个时钟周期(33ns)，且比cs延时一个时钟周期(17ns)，完全满足图3读时序的要求。
由图2可知，由空闲状态state0到完成一次串口数据的读取，共需要500ns的时间。这样多通道工作时连续完成四个通道的读数操作共需2μs，远小于单个通道连续两个中断产生的时间间隔65μs；这样有效解决了多通道工作时，当读取数据的过程中其它通道中断丢失的问题。如：当读通道a数据的过程中，通道b产生中断请求；则状态机完成通道a数据读取返回到空闲状态state0，检测到intb为高，状态机进入下一个状态(state5)进行通道b的数据接收。
4 测试结果及分析
我们分别对两种方案进行了测试，结果如下：表2为完全基于dsp接收和发送数据的通信性能测试；表3为基于fpga接收串口数据的通信性能测试。
波特率发送周期数据长度测试结果
比较两种方案的测试结果可以得出以下结论：
1单通道工作时：两种方案的通信性能是一样的。
2多通道同时工作时：由表2测试结果可以看出，每次发送的数据量过大、或发送周期较小时，由于dsp对串口芯片中断请求的处理速度问题就会造成数据丢失。由表3测试结果可以看出，四通道工作时，发送数据长度为64字节，通道发送周期最小可达10ms；如果发送数据长度减小，通道发送周期还可以更小。该设计性能远远好于方案改进前完全基于dsp接收和发送数据的性能；能满足系统实际工作的需要。
5 结束语
基于fpga接收数据的设计有两个突出的优点：1、极大提高了对串口中断的响应速度，避免了多通道工作、完全基于dsp接收和发送数据时数据大量丢失的情况；2、完全可编程设置dsp中断产生条件，解决了原来串口芯片只有1、4、8、14字节四个触发深度的限制，可编程设置存储空间范围内的任意字节的触发深度，大大减少了dsp的中断数量，提高了dsp的工作效率。另外程序具有较强的可移植性，当设计需要修改时，只需修改少量代码，有效降低了设计周期。
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多串口通信常用的实现方案有两种：一种是软件实现，采用软件编程模拟串口，该方法成本低，但编程复杂、开发周期长、可靠性低。另一种是硬件实现，使用多串口单片机或专用串口扩展芯片，该方法虽然成本较高，但是开发比较简单，可靠性高。
目前比较通用的实现方案是采用通用异步通信芯片实现串口扩展，采用fpga／cpld实现dsp与异步串口扩展芯片之间的逻辑控制，完全基于dsp接收和发送数据。该方案的缺点是：当数据量较大、多串口同时工作时占用dsp的时间较长，影响dsp的工作效率，且会造成数据丢失。因此本文提出了一种新的实现方法--基于fpga和通用异步通信芯片实现多串口通信设计。在不进行硬件改动的基础上，通过在fpga内建立一个缓存机制，实现接收串口芯片的数据，达到一定量时向dsp发送中断读取数据。该设计能极大减少对dsp的占用时间，提高了dsp的工作效率；同时提高了对串口芯片中断请求的响应速度，解决了数据丢失的问题。
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本设计采用通用异步通信芯片sc16c554来实现串口扩展。sc16c554主要特点有：
1．有a、b、c、d四个通道独立收发数据；
2．最高传输速率可达5mbit／s，具有可编程波特率发生器，便于灵活选择数据收发频率；
3．具有16字节的收发fifo，且有1、4、8、14字节四个可选择的中断触发深度；
4．可通过编程设置传输数据的格式(数据长度，校验位，停止位)；
5．具有可独立控制的发送、接收、线路状态和modem状态中断；
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基于fpga和sc16c554实现多串口通信的基本原理图如图1所示：
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由表1可知单个通道连续两个中断产生的最小时间间隔为65μs；因此在65μs的时间内如果可以实现对四个通道分别进行一次读数据操作，即使是四个通道同时来数据也不会发生数据丢失的现象。
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即在fpga内部建立一个缓存机制。设计采用在fpga内部做一个双端口ram(dpram)，用来存储串口数据，dsp通过访问dpram得到接收的串口数据。
dpram指一个存储模块却包含两个独立的端口，这两个端口共用同一块地址空间，两个端口都可以向这块空间里写数据或从中读取数据。dpram的读写数据的模式包括只读、只写、读写三种模式，其中读写模式又包括先写后读、先读后写、只写不读三种模式，我们采用先读后写的模式。
我们将dpram的地址空间分为四部分，分别用来存放四个通道的数据。当fpga收到数据时，我们可以根据置通道标志寄存器cs[2：0]的值来判断该数据来自哪个通道，将其存入对应的地址空间，并将该通道对应地址线加一。当该通道存储数据量达到编程设置的触发深度时，就将dsp中断寄存器dspint置低，向dsp发送中断；同时向dpram内一事先定义好的公共存储空间写入通道标志字。当dsp收到中断后，首先访问该公共存储区读取通道标志字，判断该中断是由哪个通道产生的；然后调用相应的接收函数从dpram内读取该通道的数据存入指定的地址空间等待处理。
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