如何生成实例化模板？
在ise中，可以很方便地生成rtl模块的实例化模板，vivado其实也有这个功能，只是要通过tcl命令实现，而且这个命令隐藏的比较深。以vivado 2020.2为例，在菜单下选择tools，点击其中的xhub stores，确保design utilities被安装，如下图所示，因为这个命令就位于其中。
该命令要在elaborated design阶段执行，因此，要先打开elaborateddesign。该命令提供了多个选项，包括：
-verilog：生成verilog模板
-vhdl：生成vhdl模板
-stub：生成实体部分
-template：生成端口映射部分
-cell：指定针对哪个单元生成实例化模板
我们看一下具体使用方法，以vivado自带的例子工程wavegen为例。打开elaborated design，执行如下图所示的4条脚本。
代码第2行会生成如下图所示内容（-stub -verilog）：
代码第3行会生成如下图所示内容（-template -verilog）：
代码第4行会生成如下图所示内容（-template -vhdl）
代码第5行会生成如下图所示内容（-stub -vhdl）
原文标题：如何生成实例化模板
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