FinFET教父预测：新电晶体点燃芯片产业未来
“不必担心‘摩尔定律’（moore’s law）走到尽头，因为在整个半导体发展蓝图上还有许多好办法。”被誉为“finfet教父”的中研院院士胡正明在日前于美国举行的“新思科技产品使用者研讨会”（synopsys users group；snug）上指出，新的电晶体概念能够为芯片产业点燃持续发展数十年的动力。
在新思科技执行长发表同样乐观的看法后，胡正明也引用软体设计工具进展，分享了他的想法。
他对现场的数百名芯片设计人员表示，“我说半导体产业将再持续发展100年时可是认真的，一部份的原因在于目前没有其他替代方案，而且这个世界也需要我们。”
“所有的人都知道但却不愿意说出口的是，电晶体尺寸微缩是一场终将迈向尽头的竞赛，而我们正朝着终点冲刺，”但是，胡正明指出，这并不表示半导体产业和以其为基础的高科技领域也将划下句点。
图1：胡正明认为像finfet和fd-soi等薄膜电晶体还有很长远的未来。 （来源：synopsys）
负电容电晶体（nc-fet）是来自加州大学柏克莱分校（uc berkeley）实验室最新也最重要的概念之一。在该校担任教授的胡正明与同事们展示以氧化铪锆和创新5nm铁电层制作的30nm nc-fet研究成果。胡正明解释，“基本上是将一个电压放大器嵌入电介质……其想法在于以更低的vdd获得相同的性能。”
这种设计可以协助工程师将vdd电压降低到0.3v以下，从而克服多方面的极限，为新元件未来数十年的发展铺路。
“nc-fet一直不被看好，因为我们一直是以“小本经营”的方式进行开发，但现在我们认为它很有前途，因而正积极寻求支持。”胡正明表示，“对于自旋电子领域的投资比nc-fet更多几十倍， 我认为我们是这个产业中唯一在研究nc-fet的团队。”
最近，柏克莱分校成立了一座新的研究中心专注于研发nc-fet。英特尔（intel）和台积电（tsmc）都参加了，也分别投资了14万美元。“如果我们能吸引更多成员，就能实现伟大的成果，目前的规模仍小于一般的政府合约。”
此外，包括globalfoundries、三星（samsung）、synopsys和台积电等公司都加入了柏克莱元件建模中心，该中心创建的bsim模型可以为软体设计工具解读晶圆厂的实体资料。
“我们正为免授权的新元件准备精简模型，不过没有什么东西是真正免费的。”他指出，finfet模型就让至少12位研究人员花了11年的时间。
图2：nc-fet在传统电晶体上增加了创新的铁电层
与nc-fet并驾齐驱的是，研究人员正使用十多种备选材料层来开发2d半导体，这些材料层能以分子或原子厚度进行沈积。胡正明透露，“其中一种材料层可以制造出完美的晶体，最终成为理想的薄体材料，让我们无需担心量子效应。”
“2d半导体着实令人振奋，因为不管是用于记忆体还是逻辑单芯片多层整合……以氧化物分隔的电路层……使用像钼原子等原子自组装……这真的令人相当兴奋，可说是让我们得以继续进行研究的理想介面。”
胡正明并展示了在于去年12月首次提出的2d nmos和pmos元件成果，这些元件被沈积于单矽层上，“并自行堆叠。”这种技术可使电晶体尺寸缩小45%。
图3：仅以一个分子或原子厚的分层即可搭建2d半导体元件
这种新设计基本上是目前finfet和完全耗尽型绝缘矽（fd-soi）制程中使用的各种薄体元件变异。他预测这些使用各种新材料的设计将具有很长的寿命。
鳍高电晶体由于具有性能方面的优势，可望继续流行。未来的制程将混合不同高度的鳍片，以便针对特定用途最佳化制程，胡正明指出，“我可以预见薄体设计将一直延用到微影技术。”
当今的finfet和fd-soi结构“可以一直发展到全包覆式电晶体（gaa）或柱或导线，取决于哪一种制造起来最经济实惠……一切都和成本与性能密不可分。”
胡正明对于穿隧电晶体和自旋电子的看法就没那么乐观。穿隧电晶体的导通电流较当今元件的更低，使其仅适用于物联网节点。
自旋电子必须使用全新的逻辑工具组，因而并不实用。他指出，“我们的设计基础设施非常昂贵……真的难以用于导入一种使用完全不同概念的电晶体。”
图4：de geus表示，在产业成熟期之后将迎来第二春。
现在正是芯片设计业的艰难时期。随着半导体公司持续整并以因应不断攀升的芯片制造成本，新的设计案和eda工具销售情况都“很平淡”，synopsys执行长aart de geus引用资料指出，芯片业营收的复合年成长率（cagr）为4.4%，而“去年和今年的成长率更趋近于零。”
尽管如此，就像胡正明一样，de geus在大会开幕时对于该公司在eda方面的进展仍显得乐观。
de geus表示：“我瞭解这个产业正承受经济的压力和变化，但我们正处于再次改变世界的浪潮中……让每样事物实现智慧化的机会十分巨大，并将彻底改变这个世界。”。
de geus并打趣地说，iot正象征‘无限乐观思维’（immensely optimistic thinking），因为，“它虽不足以驱动半导体量，但十分适于将我们与真实世界的实体特性连接在一起。无论如何，如果我们能将性能功耗比再提高10至100倍，那么iot将出现令人意料不到的爆炸式成长。”
尽管finfet还有诸多早期的问题，但synopsys已经以14/16nm制程投片超过50种测试芯片了。例如，瑞萨电子（renesas electronics）有一款高阶车载资讯娱乐soc就在台积电16ff+制程中导入synopsys的完整工具流程。
de geus并引用一些其它进展：
今年夏天推出的测试演算法将加快运作时间，并减少25%的测试向量
一款14nm的网路soc使用ic compiler ii使导线长度缩短了17%
一款7nm测试芯片以icc ii在1%的ptsi内完成了99%的端点布线
使用prime time系统，让包含5，000万个实例和20个场景的设计在8小时内完成eco收敛
一款名为cheetah的最新验证演算法可自动适应处理器上的cpu和gpu核心，使rtl级的工作速度快上5倍。de geus还介绍了synopsys透过收购包括coverity等公司，建立了日益 成长中的安全业务。
“对于我们来说，这已经是一个1亿美元的业务了，因此，它不再只是业余爱好，而是一个极其关键的方向，”de geus表示，“每个物联网装置相当于银行中的一扇窗户……事实上，世界上的所有软体中都有这样的窗子。”de geus指出。
（参考原文：finfet‘s father forecasts future，by rick merritt）
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框架与芯片粘接中两种涂胶
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“所有的人都知道但却不愿意说出口的是，电晶体尺寸微缩是一场终将迈向尽头的竞赛，而我们正朝着终点冲刺，”但是，胡正明指出，这并不表示半导体产业和以其为基础的高科技领域也将划下句点。
图1：胡正明认为像finfet和fd-soi等薄膜电晶体还有很长远的未来。 （来源：synopsys）
负电容电晶体（nc-fet）是来自加州大学柏克莱分校（uc berkeley）实验室最新也最重要的概念之一。在该校担任教授的胡正明与同事们展示以氧化铪锆和创新5nm铁电层制作的30nm nc-fet研究成果。胡正明解释，“基本上是将一个电压放大器嵌入电介质……其想法在于以更低的vdd获得相同的性能。”
这种设计可以协助工程师将vdd电压降低到0.3v以下，从而克服多方面的极限，为新元件未来数十年的发展铺路。
“nc-fet一直不被看好，因为我们一直是以“小本经营”的方式进行开发，但现在我们认为它很有前途，因而正积极寻求支持。”胡正明表示，“对于自旋电子领域的投资比nc-fet更多几十倍， 我认为我们是这个产业中唯一在研究nc-fet的团队。”
最近，柏克莱分校成立了一座新的研究中心专注于研发nc-fet。英特尔（intel）和台积电（tsmc）都参加了，也分别投资了14万美元。“如果我们能吸引更多成员，就能实现伟大的成果，目前的规模仍小于一般的政府合约。”
此外，包括globalfoundries、三星（samsung）、synopsys和台积电等公司都加入了柏克莱元件建模中心，该中心创建的bsim模型可以为软体设计工具解读晶圆厂的实体资料。
“我们正为免授权的新元件准备精简模型，不过没有什么东西是真正免费的。”他指出，finfet模型就让至少12位研究人员花了11年的时间。
图2：nc-fet在传统电晶体上增加了创新的铁电层
与nc-fet并驾齐驱的是，研究人员正使用十多种备选材料层来开发2d半导体，这些材料层能以分子或原子厚度进行沈积。胡正明透露，“其中一种材料层可以制造出完美的晶体，最终成为理想的薄体材料，让我们无需担心量子效应。”
“2d半导体着实令人振奋，因为不管是用于记忆体还是逻辑单芯片多层整合……以氧化物分隔的电路层……使用像钼原子等原子自组装……这真的令人相当兴奋，可说是让我们得以继续进行研究的理想介面。”
胡正明并展示了在于去年12月首次提出的2d nmos和pmos元件成果，这些元件被沈积于单矽层上，“并自行堆叠。”这种技术可使电晶体尺寸缩小45%。
图3：仅以一个分子或原子厚的分层即可搭建2d半导体元件
这种新设计基本上是目前finfet和完全耗尽型绝缘矽（fd-soi）制程中使用的各种薄体元件变异。他预测这些使用各种新材料的设计将具有很长的寿命。
鳍高电晶体由于具有性能方面的优势，可望继续流行。未来的制程将混合不同高度的鳍片，以便针对特定用途最佳化制程，胡正明指出，“我可以预见薄体设计将一直延用到微影技术。”
当今的finfet和fd-soi结构“可以一直发展到全包覆式电晶体（gaa）或柱或导线，取决于哪一种制造起来最经济实惠……一切都和成本与性能密不可分。”
胡正明对于穿隧电晶体和自旋电子的看法就没那么乐观。穿隧电晶体的导通电流较当今元件的更低，使其仅适用于物联网节点。
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de geus并引用一些其它进展：
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一款14nm的网路soc使用ic compiler ii使导线长度缩短了17%
一款7nm测试芯片以icc ii在1%的ptsi内完成了99%的端点布线
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“对于我们来说，这已经是一个1亿美元的业务了，因此，它不再只是业余爱好，而是一个极其关键的方向，”de geus表示，“每个物联网装置相当于银行中的一扇窗户……事实上，世界上的所有软体中都有这样的窗子。”de geus指出。
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