Vivado时钟分组约束的三类应用
在vivado中通过set_clock_groups来约束不同的时钟组，它有三个选项分别是-asynchronous，-logically_exclusive和-physically_exclusive。
-asynchronous应用于异步时钟，如下图所示，clka和clkb由两个外部独立的晶振提供，那么跨时钟域路径即rega到regb0之间的路径可采用如下约束：
create_clock–name clka –period 10.0 [get_ports clka]
create_clock–name clkb –period 5.0 [get_ports clkb]
set_clock_groups –async –group clka –group clkb
上述约束等效于
set_false_path–from [get_clocks clka] –to [get_clocks clkb]
set_false_path–from [get_clocks clkb] –to [get_clocks clka]
但通常建议采用前者。
如果是如下图所示情形，即clka和clkb由外部晶振提供，分别通过mmcm生成各自的时钟，此时{clka, clk0, clk1, clk2}与{clkb, clka, clkb, clkc}是异步的，从而相应的约束变为：
create_clock–name clka –period 10.0 [get_ports clka]
create_clock–name clkb –period 5.0 [get_ports clkb]
set_clock_groups–async
-group[get_clocks –include_generated_clocks clka]
-group[get_clocks –include_generated_clocks clkb]
考虑另一种情形：
clk50与clk100为同步时钟，clk33和clk66为同步时钟，而两组同步时钟之间均为异步时钟，相应的约束该如何描述呢？
set_clock_groups–async –group {clk50 clk100} -group {clk33 clk66}
在set_clock_groups中-asynchronous可简写为-async。
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-asynchronous应用于异步时钟，如下图所示，clka和clkb由两个外部独立的晶振提供，那么跨时钟域路径即rega到regb0之间的路径可采用如下约束：
create_clock–name clka –period 10.0 [get_ports clka]
create_clock–name clkb –period 5.0 [get_ports clkb]
set_clock_groups –async –group clka –group clkb
上述约束等效于
set_false_path–from [get_clocks clka] –to [get_clocks clkb]
set_false_path–from [get_clocks clkb] –to [get_clocks clka]
但通常建议采用前者。
如果是如下图所示情形，即clka和clkb由外部晶振提供，分别通过mmcm生成各自的时钟，此时{clka, clk0, clk1, clk2}与{clkb, clka, clkb, clkc}是异步的，从而相应的约束变为：
create_clock–name clka –period 10.0 [get_ports clka]
create_clock–name clkb –period 5.0 [get_ports clkb]
set_clock_groups–async
-group[get_clocks –include_generated_clocks clka]
-group[get_clocks –include_generated_clocks clkb]
考虑另一种情形：
clk50与clk100为同步时钟，clk33和clk66为同步时钟，而两组同步时钟之间均为异步时钟，相应的约束该如何描述呢？
set_clock_groups–async –group {clk50 clk100} -group {clk33 clk66}
在set_clock_groups中-asynchronous可简写为-async。
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