system generator入门笔记
system generator是xilinx公司进行数字信号处理开发的一种设计工具，它通过将xilinx开发的一些模块嵌入到simulink的库中，可以在simulink中进行定点仿真，可是设置定点信号的类型，这样就可以比较定点仿真与浮点仿真的区别。并且可以生成hdl文件，或者网表，可以再ise中进行调用。或者直接生成比特流下载文件。能够加快dsp系统的开发进度。
用system generator进行仿真 1、必须包含的模块：gateway in、gateway out、system generator、以及xilinx定点运算单元。
2、对于系统设计中有精确时钟限制的外部接口模块，使用system generator设计不是最佳方法，此时可以利用hdl等方法实现，然后通过system generator工具提供的black box导入sysgen工程中即可。
system generator blockset
1、主要包括：xilinx blockset、xilinx preference blockset 和 xilinx xtremdsp kit三个库函数块。
2、xilinx blockset包含了所有在simulink中构建数字信号处理系统和其他fpga数字系统的模块。
3、xilinx preference blockset 是更高层次的模块，都是由xilinx blockset中的模块组成的，降低了开发难度，并且具有较高的可靠性。
信号数据类型 1、xilinx block的输出格式可以设定为：full precision和user-defined precision
full precision：会在运算中自动进行位宽扩展
user-defined precision：对输出结果进行截位（wrap）或饱和（saturate）处理（用户设置）。
2、在system generator中，点击format –> port/signal displays –> port data type 即可显示每个模块输入输出的数据类型。
3、当simulink无法确定数据类型和采样速率时，会报错，通常这种情况出现在有反馈的情况下。这时可以通过添加一个assert模块对信号进行强制制定或重新定义。且不占用硬件资源。
4、gateway in可以设定sample period，值越大，采样点越少。一般来说，对于同一组gateway in，sample period应该是一样的，即采样率时一样的。所以当修改一个gateway in的sample period时，记得同时更新同一级的gateway in的sample period。
5、采样率变换，利用模块：up sample和down sample。system generator中不同颜色代表不同的采样率。可以点击format –> sample time colors
利用matlab产生测试向量 1、使用from workspace block产生测试向量。注意数据必须是2xn矩阵：
colume 1 = time values
colume 2 = data values
例如：[1:101; sin(2*pi*[0:.01:1])]
2、使用to workspace block将sysgen数据输出到matlab进行分析
时钟周期 1、simulink system period为simulink仿真时钟周期，该周期必须是设计中所有采样周期的最大公因子，比如系统中有3个采样周期（2、3、4），那么simulink system period为1。
2、如果fpga系统时钟周期是10ns，那么simulink系统周期，2s、3s、4s三个采样周期分别对应fpga器件实现时的10ns、20ns、30ns、40ns。另一种做法是将simulink系统周期就定义成fpga的系统周期，这样省去了时钟周期间的换算。
3、可以用clock enable probe模块来实现潜在的时钟使能信号。
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2、在system generator中，点击format –> port/signal displays –> port data type 即可显示每个模块输入输出的数据类型。
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5、采样率变换，利用模块：up sample和down sample。system generator中不同颜色代表不同的采样率。可以点击format –> sample time colors
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colume 2 = data values
例如：[1:101; sin(2*pi*[0:.01:1])]
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时钟周期 1、simulink system period为simulink仿真时钟周期，该周期必须是设计中所有采样周期的最大公因子，比如系统中有3个采样周期（2、3、4），那么simulink system period为1。
2、如果fpga系统时钟周期是10ns，那么simulink系统周期，2s、3s、4s三个采样周期分别对应fpga器件实现时的10ns、20ns、30ns、40ns。另一种做法是将simulink系统周期就定义成fpga的系统周期，这样省去了时钟周期间的换算。
3、可以用clock enable probe模块来实现潜在的时钟使能信号。
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