XILINXISE传统FPGA设计流程
1.xilinxise传统fpga设计流程
利用xilinx ise软件开发fpga的基本流程包括代码输入、功能仿真、综合、综合后仿真、实现、布线后仿真与验证和下班调试等步骤。如下图所示。
1)电路设计或代码输入
fpga的设计可以直接画原理图，但是这种方法在比较复杂的系统的情况下，原理图相当复杂，所以慢慢被淘汰，ise保留这一功能。
现在fpga的设计输入主要是verilog和vhdl硬件语言。verilog语言语法简单，在亚洲区域使用比较广泛；
vhdl被ieee和美国国防部确认为标准硬件描述语言，在欧洲区域比较常见。
2)功能仿真
在基本的fpga模块编写完成后，要使用仿真工具对设计的模块进行仿真，验证模块的基本功能是否符合设计。功能仿真也被称为前仿真。常用的仿真工具有
model tech公司的modelsim, synopsys公司的vcs，cadence公司的nc-verilog和nc-vhdl。功能仿真可以加快fpga的设计，减少设计过程中的错误。
3)综合
综合优化（synthesize）是将硬件语言或原理图等设计输入翻译成由与，或，非门、ram、触发器等基本逻辑单元组成的逻辑连接（网表），并根据约束条件优化生成的逻辑连接，输出edf和edn等文件。
4)实现
实现可理解为利用实现工具把逻辑映射到目标器件结构的资源中，决定逻辑的最佳布局，选择逻辑与输入输出功能连接的布线通道进行连线，并产生相应文件（如配置文件与相关报告）。通常可分为如下五个步骤。（1）转换：将多个设计文件进行转换并合并到一个设计库文件中。（2）映射：将网表中逻辑门映射成物理元素，即把逻辑设计分割到构成可编程逻辑阵列内的可配置逻辑块与输入输出块及其它资源中的过程。（3）布局与布线：布局是指从映射取出定义的逻辑和输入输出块，并把它们分配到fpga内部的物理位置，通常基于某种先进的算法，如最小分割、模拟退火和一般的受力方向张弛等来完成；布线是指利用自动布线软件使用布线资源选择路径试着完成所有的逻辑连接。因最新的设计实现工具是时序驱动的，即在器件的布局布线期间对整个信号通道执行时序分析，因此可以使用约束条件操作布线软件，完成设计规定的性能要求。在布局布线过程中，可同时提取时序信息形成报靠。（4）时序提取：产生一反标文件，供给后续的时序仿真使用。（5）配置：产生fpga配置时的需要的位流文件。在实现过程中可以进行选项设置。因其支持增量设计，可以使其重复多次布线，且每次布线利用上一次布线信息以使布线更优或达到设计目标。在实现过程中应设置默认配置的下载形式，以使后续位流下载正常。
5)时序分析在设计实现过程中，在映射后需要对一个设计的实际功能块的延时和估计的布线延时进行时序分析；而在布局布线后，也要对实际布局布线的功能块延时和实际布线延时进行静态时序分析。从某种程序来讲，静态时序分析可以说是整个fpga设计中最重要的步骤，它允许设计者详尽地分析所有关键路径并得出一个有次序的报告，而且报告中含有其它调试信息，比如每个网络节点的扇出或容性负载等。静态时序分析器可以用来检查设计的逻辑和时序，以便计算各通中性能，识别可靠的踪迹，检测建立和保持时间的配合，时序分析器不要求用户产生输入激励或测试矢量。虽然xilinx与altera在fpga开发套件上拥有时序分析工具，但在拥有第三方专门时序分析工具的情况下，仅利用fpga厂家设计工具进行布局布线，而使用第三方的专门时序分析工具进行时序分析，一般fpga厂商在其设计环境下皆有与第三方时序分析工具的接口。synopsys公司的primetime是一个很好的时序分析工具，利用它可以达到更好的效果。将综合后的网表文件保存为db格式，可在primetime环境下打开。利用此软件查看关键路径或设计者感兴趣的通路的时序，并对其进行分析，再次对原来的设计进行时序结束，可以提高工作主频或减少关键路径的跹时。与综合过程相似，静态时序分析也是一个重复的过程，它与布局布线步骤紧密相连，这个操作通常要进行多次直到时序约束得到很好的满足。
在综合与时序仿真过程中交互使用primetime进行时序分析，满足设计要求后即可进行fpga芯片投片前的最终物理验证。
6)调试与加载配置
设计开发的最后步骤就是在线调试或者将生成的配置文件写入芯片中进行测试。在ise中使用impact。
2.xilinxvivado传统fpga设计流程
xilinx针对7系列fpga、zynq-7000 soc fpga和ultrascale芯片，为提升设计、集成和实现的效率，推出了全新的开发工具vivado。
使用vivado设计fpga的基本流程如下图
在设计输入阶段，除传统的hdl代码，vivado还可以接受vivado hls生成的hdl代码、system generator模型输出文件、ip integrator模型以及ip。
在vivado下，约束（时序约束和物理约束）采用xdc（xilinx design constraints）。
3.socfpga设计流程
针对soc fpga的开发，xilinx在vivado中专门设置了一个工具ip integrator。
ip integrator作为ip集成工具，以图形化、模块化的方式在设计中添加ip、连接端口。
zynq芯片由两部分组成，分别是ps和pl两部分，相应地需要硬件编程和软件编程。硬件编程使用vivado，软件编程使用sdk，具体流程见下图。
借助matlab完成zynq开发，如下图。在matlab下即可完成算法建模到c代码和rtl代码的生成。
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利用xilinx ise软件开发fpga的基本流程包括代码输入、功能仿真、综合、综合后仿真、实现、布线后仿真与验证和下班调试等步骤。如下图所示。
1)电路设计或代码输入
fpga的设计可以直接画原理图，但是这种方法在比较复杂的系统的情况下，原理图相当复杂，所以慢慢被淘汰，ise保留这一功能。
现在fpga的设计输入主要是verilog和vhdl硬件语言。verilog语言语法简单，在亚洲区域使用比较广泛；
vhdl被ieee和美国国防部确认为标准硬件描述语言，在欧洲区域比较常见。
2)功能仿真
在基本的fpga模块编写完成后，要使用仿真工具对设计的模块进行仿真，验证模块的基本功能是否符合设计。功能仿真也被称为前仿真。常用的仿真工具有
model tech公司的modelsim, synopsys公司的vcs，cadence公司的nc-verilog和nc-vhdl。功能仿真可以加快fpga的设计，减少设计过程中的错误。
3)综合
综合优化（synthesize）是将硬件语言或原理图等设计输入翻译成由与，或，非门、ram、触发器等基本逻辑单元组成的逻辑连接（网表），并根据约束条件优化生成的逻辑连接，输出edf和edn等文件。
4)实现
实现可理解为利用实现工具把逻辑映射到目标器件结构的资源中，决定逻辑的最佳布局，选择逻辑与输入输出功能连接的布线通道进行连线，并产生相应文件（如配置文件与相关报告）。通常可分为如下五个步骤。（1）转换：将多个设计文件进行转换并合并到一个设计库文件中。（2）映射：将网表中逻辑门映射成物理元素，即把逻辑设计分割到构成可编程逻辑阵列内的可配置逻辑块与输入输出块及其它资源中的过程。（3）布局与布线：布局是指从映射取出定义的逻辑和输入输出块，并把它们分配到fpga内部的物理位置，通常基于某种先进的算法，如最小分割、模拟退火和一般的受力方向张弛等来完成；布线是指利用自动布线软件使用布线资源选择路径试着完成所有的逻辑连接。因最新的设计实现工具是时序驱动的，即在器件的布局布线期间对整个信号通道执行时序分析，因此可以使用约束条件操作布线软件，完成设计规定的性能要求。在布局布线过程中，可同时提取时序信息形成报靠。（4）时序提取：产生一反标文件，供给后续的时序仿真使用。（5）配置：产生fpga配置时的需要的位流文件。在实现过程中可以进行选项设置。因其支持增量设计，可以使其重复多次布线，且每次布线利用上一次布线信息以使布线更优或达到设计目标。在实现过程中应设置默认配置的下载形式，以使后续位流下载正常。
5)时序分析在设计实现过程中，在映射后需要对一个设计的实际功能块的延时和估计的布线延时进行时序分析；而在布局布线后，也要对实际布局布线的功能块延时和实际布线延时进行静态时序分析。从某种程序来讲，静态时序分析可以说是整个fpga设计中最重要的步骤，它允许设计者详尽地分析所有关键路径并得出一个有次序的报告，而且报告中含有其它调试信息，比如每个网络节点的扇出或容性负载等。静态时序分析器可以用来检查设计的逻辑和时序，以便计算各通中性能，识别可靠的踪迹，检测建立和保持时间的配合，时序分析器不要求用户产生输入激励或测试矢量。虽然xilinx与altera在fpga开发套件上拥有时序分析工具，但在拥有第三方专门时序分析工具的情况下，仅利用fpga厂家设计工具进行布局布线，而使用第三方的专门时序分析工具进行时序分析，一般fpga厂商在其设计环境下皆有与第三方时序分析工具的接口。synopsys公司的primetime是一个很好的时序分析工具，利用它可以达到更好的效果。将综合后的网表文件保存为db格式，可在primetime环境下打开。利用此软件查看关键路径或设计者感兴趣的通路的时序，并对其进行分析，再次对原来的设计进行时序结束，可以提高工作主频或减少关键路径的跹时。与综合过程相似，静态时序分析也是一个重复的过程，它与布局布线步骤紧密相连，这个操作通常要进行多次直到时序约束得到很好的满足。
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