东芝开发出面向基带处理用途的动态可重构技术
动态可重构技术自亮相之初起，不仅在图像处理用途上，而且在软件无线电(software defined radio：sdr)领域的应用上也一直备受期待。在基带处理中使用该技术，可在不同的无线通信方式间进行切换，或者同时运行多种方式。
东芝开发的就是面向基带处理用途的动态可重构技术。2008年9月东芝从比利时imec获得了动态可重构技术“adres(architecture fordynamically reconfigurable embedded systems)”的研发授权，之后与imec共同就sdr用途进行了改进。
以往上述用途大多采用dsp，但是随着lte、移动wimax、无线lan(ieee802.11n)等各种无线通信的处理内容日趋复杂，运算量增加，与dsp相比，动态可重构技术在电路面积及耗电量方面的优势逐渐凸显出来。就像lte一样，现在的无线通信方式已变得非常复杂，往往是多种模式被归并到单一规格内。因此，“即使是导入单一方式，采用硬连线的话电路面积也容易增大。而以动态可重构技术来切换模式及方式的话，在面积效率上会变得更为有利”(东芝半导体公司半导体研究开发中心尖端无线模拟技术开发部部长亩川康夫)。另外，利用多个天线传输路径来提高传输速度的mimo技术也被导入各种规格，运算量由此增大，使用dsp的话往往性能不足。
adres采用将运算器阵列部分“cga(coarse grain architecture)”与vliw处理器密切结合的构成(图a-1)。普通的控制处理由vliw部来实施，而并行性高的处理则由运算器阵列部来实施。其概念与东京计器的dapdna相似，dapdna是由运算器演阵列“dna”与控制用cpu内核“dap”构成的。
图a-1：在基带处理电路中应用imec的adres
东芝在无线通信的基带处理电路中应用imec的“adres”(a)。与dsp以及细粒度的动态可重构技术相比，在芯片面积及耗电量方面取得了平衡(b)。(b)为ieee802.11a发送处理时的数值。(图片源自东芝)
运算器阵列部分的运算器数量是根据处理负荷在设计lsi时决定的，而现在为4×4(16个)。各运算器的bit宽度为64bit，寄存器为4个。分割使用寄存器，支持16bit×4路的simd型运算。“在无线通信领域，a-d转换器的bit宽度大多为10bit左右。有16bit的话足可供大量运算来使用(东芝的亩川)。另外，vliw部分为3路，与运算器阵列相互独占运行。
在adres中，运算器阵列部的指令及布线数据保存于配置存储器。只要该存储器内有数据，便可以8个时钟动态切换电路构成。切换电路构成时，需要一次性完成向vliw模式的状态转换，该转换要使用4个时钟。如果在vliw模式下不执行任何处理的话，则变为合计8个时钟。
电路面积在使用90nm工艺的cmos技术时约为6mm2。与ieee802.11a(发送时)那样在硬连线电路中导入无mimo的简单通信方式时相比，该面积约为其6倍，但在导入较复杂的无线方式时，这一面积差值可缩小至1～3倍以内(图a-1(b))。
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adres采用将运算器阵列部分“cga(coarse grain architecture)”与vliw处理器密切结合的构成(图a-1)。普通的控制处理由vliw部来实施，而并行性高的处理则由运算器阵列部来实施。其概念与东京计器的dapdna相似，dapdna是由运算器演阵列“dna”与控制用cpu内核“dap”构成的。
图a-1：在基带处理电路中应用imec的adres
东芝在无线通信的基带处理电路中应用imec的“adres”(a)。与dsp以及细粒度的动态可重构技术相比，在芯片面积及耗电量方面取得了平衡(b)。(b)为ieee802.11a发送处理时的数值。(图片源自东芝)
运算器阵列部分的运算器数量是根据处理负荷在设计lsi时决定的，而现在为4×4(16个)。各运算器的bit宽度为64bit，寄存器为4个。分割使用寄存器，支持16bit×4路的simd型运算。“在无线通信领域，a-d转换器的bit宽度大多为10bit左右。有16bit的话足可供大量运算来使用(东芝的亩川)。另外，vliw部分为3路，与运算器阵列相互独占运行。
在adres中，运算器阵列部的指令及布线数据保存于配置存储器。只要该存储器内有数据，便可以8个时钟动态切换电路构成。切换电路构成时，需要一次性完成向vliw模式的状态转换，该转换要使用4个时钟。如果在vliw模式下不执行任何处理的话，则变为合计8个时钟。
电路面积在使用90nm工艺的cmos技术时约为6mm2。与ieee802.11a(发送时)那样在硬连线电路中导入无mimo的简单通信方式时相比，该面积约为其6倍，但在导入较复杂的无线方式时，这一面积差值可缩小至1～3倍以内(图a-1(b))。
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