AD6659混合信号双通道中频接收机
ad6659是一款混合信号双通道中频接收机，支持需要两条接收机信号路径的无线电拓扑结构，例如主信号/分集通道或直接变频。该通信系统处理器由两个高能性模数转换器(adc)和噪声整形再量化器(nsr)数字模块组成。ad6659专为支持各种需要高动态范围性能和小尺寸的通信应用而设计。
高动态范围adc内核采用多级、差分流水线架构，并集成了输出纠错逻辑。各adc的差分流水线第一级采用宽带宽开关电容采样网络。集成基准电压源可简化设计。
各adc输出从内部连接至nsr模块。集成nsr电路可以改善奈奎斯特区域内的小频段snr使能nsr特性后，adc输出经过处理，增强了ad6659在奈奎斯特带宽有限区域内的snr性能，同时可以保持12位输出分辨率。nsr模块通过编程可提供采样时钟20%的带宽。例如，采样时钟速率为80 msps时，ad6659对9.7 mhz ain下的16 mhz带宽最高可实现81.5 dbfs snr。
禁用nsr模块后，adc数据直接提供至输出，输出分辨率为12位。在此模式下，ad6659对整个奈奎斯特带宽最高可实现72 dbfs snr。
经过数字处理，输出数据路由至两个支持1.8 v或3.3 v cmos电平的12位输出端口。ad6659接收机可对宽频谱的中频频率进行数字化处理。每个接收机均设计成可同时接收主通道和分集通道。与传统模拟技术或集成度较低的数字方法相比，这种中频采样架构大大降低了器件成本和复杂性。
ad6659还可选用集成直流失调校正和正交误差校正(qec)模块，用于校正两个通道之间的增益和相位失配。在直接变频接收机等复数信号处理应用中，此功能模块可发挥重要作用。
该adc内置多种功能特性，可使器件的灵活性达到最佳、系统成本最低，例如可编程时钟与数据对准、生成可编程数字测试码等。可获得的数字测试码包括内置固定码和伪随机码，以及通过串行端口接口(spi)输入的用户自定义测试码。
采用一个差分时钟输入来控制所有内部转换周期。可选的占空比稳定器(dcs)用来补偿较大的时钟占空比波动，同时保持出色的adc总体性能。
数字输出数据格式为偏移二进制、格雷码或二进制补码。每个adc通道均有一个数据输出时钟(dco)，用来确保接收逻辑具有正确的锁存时序。该器件支持1.8 v和3.3 v两种cmos电平，输出数据可以在单条输出总线上多路复用。
ad6659采用64引脚lfcsp封装，符合rohs标准，额定温度范围为−40°c至+85°c工业温度范围。
特性
每通道12位、80 msps输出数据速率 1.8 v 模拟电源供电(avdd) 1.8 v 至3.3 v输出电源(drvdd) 集成噪声整形再量化器(nsr) 集成正交纠错(qec) 使能nsr时的性能
16 mhz频带内信噪比(snr) = 81 dbfs，80 msps下最高30 mhz
禁用nsr后的性能
信噪比(snr) = 72 dbfs，80 msps下最高70 mhz
无杂散动态范围(sfdr) = 90 dbc，80 msps下最高70 mhz输入 低功耗：每通道98 mw (80 msps) 差分输入、700 mhz带宽 片内基准电压源和采样保持电路 2 v峰峰值差分模拟输入 串行端口控制选项
应用 通信 分集无线电系统 多模式数字接收机
3g, w-cdma, lte, cdma2000, td-scdma, mc-gsm i/q 解调系统 智能天线系统 电池供电仪表 通用软件无线电
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各adc输出从内部连接至nsr模块。集成nsr电路可以改善奈奎斯特区域内的小频段snr使能nsr特性后，adc输出经过处理，增强了ad6659在奈奎斯特带宽有限区域内的snr性能，同时可以保持12位输出分辨率。nsr模块通过编程可提供采样时钟20%的带宽。例如，采样时钟速率为80 msps时，ad6659对9.7 mhz ain下的16 mhz带宽最高可实现81.5 dbfs snr。
禁用nsr模块后，adc数据直接提供至输出，输出分辨率为12位。在此模式下，ad6659对整个奈奎斯特带宽最高可实现72 dbfs snr。
经过数字处理，输出数据路由至两个支持1.8 v或3.3 v cmos电平的12位输出端口。ad6659接收机可对宽频谱的中频频率进行数字化处理。每个接收机均设计成可同时接收主通道和分集通道。与传统模拟技术或集成度较低的数字方法相比，这种中频采样架构大大降低了器件成本和复杂性。
ad6659还可选用集成直流失调校正和正交误差校正(qec)模块，用于校正两个通道之间的增益和相位失配。在直接变频接收机等复数信号处理应用中，此功能模块可发挥重要作用。
该adc内置多种功能特性，可使器件的灵活性达到最佳、系统成本最低，例如可编程时钟与数据对准、生成可编程数字测试码等。可获得的数字测试码包括内置固定码和伪随机码，以及通过串行端口接口(spi)输入的用户自定义测试码。
采用一个差分时钟输入来控制所有内部转换周期。可选的占空比稳定器(dcs)用来补偿较大的时钟占空比波动，同时保持出色的adc总体性能。
数字输出数据格式为偏移二进制、格雷码或二进制补码。每个adc通道均有一个数据输出时钟(dco)，用来确保接收逻辑具有正确的锁存时序。该器件支持1.8 v和3.3 v两种cmos电平，输出数据可以在单条输出总线上多路复用。
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特性
每通道12位、80 msps输出数据速率 1.8 v 模拟电源供电(avdd) 1.8 v 至3.3 v输出电源(drvdd) 集成噪声整形再量化器(nsr) 集成正交纠错(qec) 使能nsr时的性能
16 mhz频带内信噪比(snr) = 81 dbfs，80 msps下最高30 mhz
禁用nsr后的性能
信噪比(snr) = 72 dbfs，80 msps下最高70 mhz
无杂散动态范围(sfdr) = 90 dbc，80 msps下最高70 mhz输入 低功耗：每通道98 mw (80 msps) 差分输入、700 mhz带宽 片内基准电压源和采样保持电路 2 v峰峰值差分模拟输入 串行端口控制选项
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